【正文】 的和意義在于使自己掌握對(duì)數(shù)字電壓表的理解，自己動(dòng)手設(shè)計(jì)數(shù)字電壓表與仿真，它可以廣泛的應(yīng)用于電壓測(cè)量外，通過(guò)各種變換器還可 以測(cè)量其他電量和非電量，測(cè)量是一種認(rèn)識(shí)過(guò)程，就是用實(shí)驗(yàn)的方法將被測(cè)量和被選用的相同參量進(jìn)行比較，從而確定它的大小。所示我們要學(xué)習(xí)和掌握如何設(shè)計(jì) DVM 就顯得十分重要。 1952 年，第一臺(tái)問(wèn)世的數(shù)字電壓表是采用電子管的伺服比較式； 1956 年出現(xiàn)諧波式 V/T(電壓 /時(shí)間變換型 )； 1961 年出現(xiàn)全晶體管化的逐次逼近比較式； 1963 年出現(xiàn)電壓 /頻率（ V/F）變換型（單積分式）； 1966 年出現(xiàn)雙積分式（雙斜式）等。 由于精密電測(cè)量的需要， DVM 開(kāi)始向高準(zhǔn)確、高位數(shù)方向發(fā)展，出現(xiàn)了所謂復(fù)合型原理的儀表。與此同時(shí)對(duì)積分方 案進(jìn)行了改進(jìn)和提高，出現(xiàn)了如 Dana 公司的 6900 型（ 7 位）、 Solartron 公司生產(chǎn)的 7075 型（ 8 位），其準(zhǔn)確度可達(dá)到百萬(wàn)分之幾。它們除了完成原有 DVM 的各種功能外，還能夠自校、自檢，保證了自動(dòng)測(cè)量的高準(zhǔn)確度，實(shí)現(xiàn)了儀器、儀表的智能化。智能化的 DVM 為實(shí)現(xiàn)各種物理量的動(dòng)態(tài)測(cè)量提供了可能。利用 EDA 技 術(shù)，電子設(shè)計(jì)師可以方便的實(shí)現(xiàn) IC 設(shè)計(jì)、電子電路設(shè)計(jì)和 PCB 設(shè)計(jì)等工作。狹義的 EDA 技術(shù)或稱為 IES/ASIC 自動(dòng)設(shè)計(jì)技術(shù)，通過(guò)使用有關(guān)的開(kāi)發(fā)軟件，自動(dòng)完成電子系統(tǒng)設(shè)計(jì)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合和優(yōu)化、邏輯布局布線、邏輯仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ?集成芯片。在廣義的 EDA 技術(shù)中， CAA 技術(shù)和PCBCAD 技術(shù)不具備邏輯綜合和邏輯適配的功能，因此它并不能稱為真正意義上的 EDA 技術(shù)。 （ 2） 利用 VHDL 完成對(duì) CPLD/FPGA 的開(kāi)發(fā)等作為中級(jí)內(nèi)容。 EDA 技術(shù)的主要特征 EDA 技術(shù)主要有以下特征： （ 1） 高層綜合與優(yōu)化的理論與方法取得了很大的進(jìn)展，其結(jié)果大大縮短了復(fù)雜的 ASIC 的設(shè)計(jì)周期，同時(shí)提高了設(shè)計(jì)質(zhì)量。它們均支持不同層次的描述，使得復(fù)雜 IC 的描述規(guī)范化，便于傳遞、交流、保存與修改，并可建立獨(dú)立的工藝設(shè)計(jì)文檔，便于設(shè)計(jì)重用。 （ 4） “自頂向下”的算法。 （ 6） 具有較好的人機(jī)對(duì)話界面與標(biāo)準(zhǔn)的 CAM 接口。 EDA 技術(shù)的主要內(nèi)容 （ 1） 硬件描述語(yǔ)言 HDL 是各種描述方法中最能體現(xiàn) EDA 優(yōu)越性的描述方法。通常要求 HDL 既能描述系統(tǒng)的行為，又能描述系統(tǒng)的結(jié)構(gòu)。但與其它高級(jí)語(yǔ)言相區(qū)別的是，用硬件描述語(yǔ)言編制程序的最終目的是要生成實(shí)際的硬件，因此 HDL 中有與硬件實(shí)際情況相對(duì)應(yīng)的并行處理語(yǔ)句。目前 HDL 主要有兩種： Verilog HDL 和 VHDL。VerilogHDL 是一種低級(jí)的描述語(yǔ)言，適用于描述門(mén)級(jí)電路，容易控制電路資源，但其對(duì)系統(tǒng)的描述能力不如 VHDL。它不僅速度快、集成度高，能夠完 成用戶定義的邏輯功能，還可以加密和重新定義編程，其允許編程次數(shù)可多達(dá)上萬(wàn)次。因此，自 20 世紀(jì) 70 年代問(wèn)世以后 ， PLD 就受到廣大工程人員的 青睞，被廣泛應(yīng)用于工業(yè)控制、通信設(shè)備、智能儀表、計(jì)算機(jī)硬件和醫(yī)療電子儀器等多個(gè)領(lǐng)域。高速度表現(xiàn)在其時(shí)鐘延時(shí)可小至納秒級(jí)，結(jié)合并行工作方式，在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測(cè)控方面有著非常廣闊的應(yīng)用前景；其高可靠性和高集成度表現(xiàn)在幾乎可將整個(gè)系統(tǒng)集成于同一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)（ System on a Chip,SoC） ,指的就是以嵌入式系統(tǒng)為核心，集軟、硬件于一體，并追求產(chǎn)品系統(tǒng)最大包容的集成芯片。 （ 3） EDA 軟件 （ 4） EDA軟 件工具主要有 : Altera公司的 MAX+plus II和 Quartus II、 Lattice公司的 Expert LEVER 和 Synario、 Xilinx 公司的 Foundation 和 Alliance、 Actel 公司的 Actel Designer等。 VHDL 簡(jiǎn)介 簡(jiǎn)介 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。 VHDL 語(yǔ)言能夠成為標(biāo)準(zhǔn)化的硬件描述語(yǔ)言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語(yǔ)言所不具畢業(yè)設(shè)計(jì)（論文） 數(shù)字電壓表 5 備的優(yōu)點(diǎn)。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。 VHDL 語(yǔ)言設(shè)計(jì)方法靈活多樣 , 既支持自頂向下的設(shè)計(jì)方式 , 也支持自底向上的設(shè)計(jì)方法 。 (2) VHDL 語(yǔ)言具有強(qiáng)大的硬件描述能力 VHDL 語(yǔ)言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路 , 也可以描述門(mén)級(jí)電路；描述方式既可以采用行為描述、 寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。 VHDL 語(yǔ)言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類(lèi)型。 (3) VHDL 語(yǔ)言具有很強(qiáng)的移植能力 VHDL 語(yǔ)言很強(qiáng)的移植能力主要體現(xiàn)在 : 對(duì)于同一個(gè)硬件電路的 VHDL 語(yǔ)言描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問(wèn)題。 (5) VHDL 語(yǔ)言程序易于共享和復(fù)用 VHDL 語(yǔ)言采用基于庫(kù) (library)的設(shè)計(jì)方法。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放在庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。各組成部分的作用是： (1) 實(shí)體 用于描述所設(shè)計(jì)的系統(tǒng)的外部接口信號(hào)。 (3) 配置 用于從庫(kù)中選取 不同單元（器件）來(lái)組成系統(tǒng)設(shè)計(jì)的不同版本。 (5) 庫(kù)存放已經(jīng)編譯了的實(shí)體、構(gòu)造體、包集合和配置。 VHDL 系統(tǒng)優(yōu)勢(shì) (1) 與其他的硬件描述語(yǔ)言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。 畢業(yè)設(shè)計(jì)（論文） 數(shù)字電壓表 6 (2) VHDL 豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使 得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 (5) VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么， 而進(jìn)行獨(dú)立的設(shè)計(jì)。 （ 1） 可編程輸入 /輸出單元（ input / output 單元） 完成不同電氣特性下對(duì)輸入 /輸出信號(hào)的驅(qū)動(dòng)與匹配需求。常見(jiàn)的電氣標(biāo) 準(zhǔn)有 LVTTL、LVCMOS、 SSTL、 HSTL、 LVDS、 LVPECL、 PCI 等，值得一提的是，隨著 ASIC 工藝的飛速發(fā)展，目前可編程 I/O 支持的最高頻率越來(lái)越高，一些高端 FPGA 通過(guò) DDR 寄存器技術(shù)，甚至可以支持高達(dá) 2Gbit/s 的數(shù)據(jù)速率。 FPGA 一般是基于 SRAM 工藝的，其基本可編程邏輯單元幾乎都是由查找表（ LUT, look up table）和寄存器（ register）組成的。 FPGA 內(nèi)部寄存器結(jié)構(gòu)相當(dāng)靈活，可以配置為帶同步 /異步復(fù)位或置位、時(shí)鐘使能的觸發(fā)器（ FF, flip flop），也可配置成鎖存器（ latch）。一般，比較 經(jīng)典的基本可編程單元的配置是一個(gè)寄存器加一個(gè)查找表，但是不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定差異，而且寄存器和查找表的組合模式也不同。 altera 大多數(shù) FPGA 將 10 個(gè) LE 有機(jī)地組合起來(lái)，構(gòu)成更大功能單元 邏輯陣列模塊（ LAB, logic array block）， LAB 中除了 LE 還包含 LE 間的進(jìn)位鏈、 LAB 控制信號(hào)、局部互聯(lián)線資源、 LUT級(jí)聯(lián)鏈、寄存器級(jí)聯(lián)鏈等連線與控制資源。 Lattic 的底層邏輯單元叫 PFU（ programmable function Unit），由 8 個(gè) LUT 和 8~9 個(gè) register 構(gòu)成。 CAM 即 content addressable memory，內(nèi)容地址儲(chǔ)存器。 不同器件商或不同器件族的內(nèi)嵌塊 RAM 的結(jié)構(gòu)不同。 需要補(bǔ)充的是，除了塊 RAM， xilinx 和 Lattice 的 FPGA 還可以靈活的將 LUT 配置成 RAM、ROM、 FIFO 等存儲(chǔ)結(jié)構(gòu)，這種技術(shù)被稱為分布式 RAM（ distributed RAM）。 FPGA 內(nèi)部根據(jù)工藝、長(zhǎng)度、寬度和分布位置的不同而被劃分為不同的等級(jí)，有一些是專用布線資源，用以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位 /置位的布線；一些叫長(zhǎng)線資源，用于完成器件 Bank 間的一些高速信號(hào)和一些第二全局時(shí)鐘信號(hào)（有時(shí)也被稱為 Low Skew 信號(hào)）的布線；還有一些短線資源，用以完成基本邏輯單元之間的邏輯互聯(lián)與布線；另外，在基本邏輯單元內(nèi)部還有著各式各樣的布線資源和專用時(shí)鐘、復(fù)位等控制信號(hào)線。越來(lái)越多的高端 FPGA 產(chǎn)品將包含 DSP 或 CUP 等軟處理核，從而 FPGA 將由傳統(tǒng)的硬件設(shè)計(jì)手段逐步過(guò)渡為系統(tǒng)級(jí)設(shè)計(jì)平臺(tái)。xilinx 的系統(tǒng)級(jí)設(shè)計(jì)工具是 EDK 和 platform studio， Lattice 的嵌入式 DSP 開(kāi)發(fā)工具是MATLAB 的 simulink。 FPGA 兩個(gè)陣營(yíng)： 。 ，目標(biāo)市場(chǎng)明確，價(jià)格較高的 FPGA。例如， altera的 stratix GX 器件族內(nèi)部集成了 （串并收發(fā)單元）； xilinx 的對(duì)應(yīng)器件族是 virtex II pro 和 virtex II proX； Lattice 器件的專用 hard core 的比重更大，有兩類(lèi)器件族支持 SERDES 功能，分布是 lattice 高端 SC 系列和 FPGA 和現(xiàn)場(chǎng)可編程系統(tǒng) 芯片 。 QUARTUSⅡ 軟件簡(jiǎn)介 QUARTUSⅡ（ Multiple Array and Programming Logic User System）開(kāi)發(fā)工具是 Altera公司推出的一種 EDA 工具， 具有靈活高效、使用便捷和易學(xué)易用等特點(diǎn)。使用 QUARTUSⅡ軟件，設(shè)計(jì)者無(wú)需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，只需用業(yè)已熟悉的設(shè)計(jì)輸入工具，如硬件描述語(yǔ)言、原理圖等進(jìn)行輸入即可， QUARTUSⅡ就會(huì)自動(dòng)將設(shè)計(jì)轉(zhuǎn)換成目標(biāo)文件下載到器件中去。 (1) 多平臺(tái)。 (2) 開(kāi)放的界面。目前 QUARTUSⅡ所支持的主流第三方 EDA 工具主要有 Synopsys、 Viewlogic、 Mentor、 Graphics、 Cadence、 OrCAD、 Xilinx 等公司提供的工具。 QUARTUSⅡ具有一個(gè)完整的可編程邏輯設(shè)計(jì)環(huán)境，包括設(shè)計(jì)輸入、設(shè)計(jì)處理、設(shè)計(jì)校驗(yàn)和下載編程 4個(gè)模塊，設(shè)計(jì)者可以按設(shè)計(jì)流程選擇工作模塊。 QUARTUSⅡ開(kāi)發(fā)系統(tǒng)的核心 —— Compiler(編譯器 )能夠自動(dòng)完成邏輯綜合和優(yōu)化，它支持 Altera 的 Classic、 MAX7000、 FLEX8000 和 FLEX10K 等可編程器件系列，提供一個(gè)與結(jié)構(gòu)無(wú)關(guān)的 PLD 開(kāi)發(fā)環(huán)境。 QUARTUSⅡ支持各種 HDL 設(shè)計(jì)輸入語(yǔ)言，包括 VHDL、 VerilogHDL和 Altera 的硬件描述語(yǔ)言 AHDL。 QUARTUSⅡ 提供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，其中包括一些基本的邏輯單元， 74 系列的器件和多種特定功能的宏功能模塊以及參數(shù)化的兆功能模塊。 軟件組成 QUARTUSⅡ軟件采用模塊化結(jié)構(gòu)，包括設(shè)計(jì)輸入、項(xiàng)目處理、項(xiàng)目校驗(yàn)和器件編程 4 個(gè)部分，所有這些部分都集成在一個(gè)可視化的操作環(huán)境下。另外，還可以利用第三方 EDA 工具生成的網(wǎng)表文件輸入，該軟件可接受的網(wǎng)表有 EDIF 格式、 VHDL 格式及 Verilog 格式。 (2) 項(xiàng)目處理 設(shè)計(jì)處理的任務(wù)就是對(duì)項(xiàng)目進(jìn)行編譯（ Compile），編譯實(shí)際就是將設(shè)計(jì)者編寫(xiě)的設(shè)計(jì)改為可以用于生產(chǎn)的“語(yǔ)言”。 QUARTUSⅡ提供的編譯軟件，只需簡(jiǎn)單的操作，如參數(shù)選擇、指定功能等，就可 進(jìn)行網(wǎng)表轉(zhuǎn)換、邏輯分割和布線布局。如果發(fā)現(xiàn)了錯(cuò)誤，則應(yīng)對(duì)設(shè)計(jì)輸入進(jìn)行部分修改直至無(wú)誤。 在設(shè)計(jì)過(guò)程中，如果出現(xiàn)錯(cuò)誤，則需要重新回到設(shè)計(jì)輸入階段，改正錯(cuò)誤或調(diào)整電路后畢業(yè)設(shè)計(jì)（論文） 數(shù)字電壓表 9 重復(fù)