【正文】 tera Quartus Ⅱ 設(shè)計 輸入 編譯 仿真 編程 驗證 11 3 數(shù)字信號處理的理論基礎(chǔ) 傅立葉變換的幾種形式 傅立葉變換是信號分析和處理的有力工具，在以快速傅立葉變換算法為代表的一系列有效算法出現(xiàn)后，傅立葉變換不但在信號處理領(lǐng)域起著支柱作用，而且在其它工程領(lǐng)域也獲得了廣泛的應用。 連續(xù)時間非周期信號 連續(xù)時間非周期信號 ??xt 在頻域中得到的是連續(xù)非周期的頻譜密度函數(shù)? ?X jw ，傅立葉變換對如下： ? ? ? ? jw tX jw x t dte?? ???? ? （ 31） ? ? ? ?12 jw tx t X jw d we?????? ? （ 32） 這種類型信號的典型信號有指數(shù)衰減信號和高斯信號，這種類型信號的變換就稱為傅立葉變換。 離散傅立葉變換算法 聲音圖像等各種信號大都為模擬信號，要用計算機對這些信號進行數(shù)字信號處理，這些信號必須通過采樣量化編碼變成有限長的數(shù)字信號序列。離散傅立葉變換本身是一個序列，而不是一個連續(xù)變量的函數(shù)，它相應于對信號的傅立葉變換進行頻率的等間隔取樣的樣本。對于 DFT 時間和頻率變量都取離散值。 設(shè)有限長序列 ??xn的長度為 N，即可以看成是周期為 N 的周期序列。 N 個值總共需要 2N 次復數(shù)乘法和 ? ?1NN? 次復數(shù)加法。所以，對于每一個 k值，直接計算 ??Xk就需要 4 2N 次實數(shù)乘法 和 ? ?2 2 1NN? 次實數(shù)加法。當N 值很大時直接計算 DFT 計算量特別大。 FFT 使復數(shù)乘法的次數(shù)從 2N 次減少到了 logNN次。 FFT 算法基本思想 FFT 算法的基本思想：將長度為 N 的序列的離散傅里葉變換逐次分解為較短的離散傅里葉變換，直到兩點的 FFT 為止，使得總的運算次數(shù)比直接計算 DFT運算量少得多，從而提高了運算速度。有兩類分解：一類是將時間序列 ??xn進行逐次分解，稱為按時間抽取算法（ Decimation In Time）；另一類將傅立葉變換序列 ??Xk進行分解，稱為按頻率抽取算法（ Decimation In Frenquency）。 按時間抽取基 2 FFT 算法（庫利 圖基算法） FFT 算法主要是利用 nkNW 的性質(zhì)，把序列分解為較短的序列來減小運算量。最初通過將 ??Xn分解為奇數(shù)項序列和偶數(shù)項序列的形式使 FFT 運算分為兩組。 FFT 運算的核心是蝶形運算，通過順 序計算全部蝶形實現(xiàn) FFT 算法的實現(xiàn)。 圖 8N? 的時間抽取基 2 FFT算法流圖 當 2MN? 的 FFT，共有 M 級蝶形，每級由 2N 個蝶形運算單元，每個蝶形包括一次復乘、二次復加，則 M 級運算的運算量為 復數(shù)乘法：2log22NNMN? ? ? 復數(shù)加法： 2logN M N N? ? ? 則 FFT 算法與直接 DFT 算法相比運算量大為減少，當 1024N? 時， DFT 所需的復數(shù)乘法運算次數(shù)為： 2 1048576N ? 次，而 FFT 所需的復數(shù)乘法運算次數(shù)僅為2log 51 202N N??次。 按時間抽取 FFT 算法的特點 2 點DFT 2 點DFT 2 點DFT 2 點DFT x(0) x(4) x(2) x(6) x(1) x(5) x(3) x(7) X3(0) X3(1) X4(0) X4(1) X5(0) X5(1) X6(0) X6(1) 08W28W08W28W X1(0) X1(1) X1(2) X1(3) X2(0) X2(1) X2(2) X2(3) 38W28W18W08WX(0) X(1) X(2) X(3) X(4) X(5) X(6) X(7) 16 FFT 運算有兩個特點：同址運算和倒位序規(guī)律。采用同址運算只需 N 個存儲單元，大大節(jié)省了存儲單元，從而降低了設(shè)計成本。我們注意到，對于已經(jīng)討論過的 8 點流圖，只需要用三位二進制碼來標注整個數(shù)據(jù)。實際運算中先 按自然順序?qū)⑿盘栃蛄写嫒?RAM 中，則需經(jīng)過變址運算得到倒位序的排列，然后實現(xiàn) FFT 算法。軟件和 DSP實現(xiàn)速度較慢；專用 FFT處理芯片價格高、硬件不易擴展； FPGA資源豐富，強大的并行邏輯運算能力使得速度極快、擴展能力強，設(shè)計靈活、開發(fā)周期短、成本低。 FPGA廠商研制的綜合性能較好的 FFT IP核，但是價格昂貴。 數(shù)字信號處理的實現(xiàn)方法 FFT算法大都用于實時場合，實時 DSP系統(tǒng)要求硬件的處理器速度滿足抽樣率。而雷達、圖像處理的抽樣頻率高，對 DSP系統(tǒng)的處理能力的要求相應就很高，高速、實時信號處理是現(xiàn)代信號處理的顯著特點，需要極高的數(shù)據(jù)吞吐率和計算速度。 流水線方式 流水線是把一個重復的過程分解為若干個子過程，每個子過程可以與其他子過程同時進行。它一般一個時鐘周期完成一個乘累加運算，這其中就運用到了流水線工作方式。由于其優(yōu)越性大現(xiàn)在普遍被人們接受為新的計算機體系結(jié)構(gòu)原則 。 數(shù)字信號處理廣泛采用高速器件和并行處理方式，以提高速度，滿足實時處理要求，研制專用浮點 VLSI信號處理芯片，可提供極大動態(tài)范圍，信號處理器具有編程能力，靈活性極強，以及廣泛采用 EDA技術(shù)進行設(shè)計，縮短研發(fā)周期，降低成本。而一般用 DSP 都難以實現(xiàn)該目標。 數(shù)字信號處理可以采用多種實現(xiàn)方法。針對這種快速信號處理的要求及可編程邏輯器件的特點，可以采用可編程邏輯器件實現(xiàn)數(shù)字信號處理中的一些算法。 數(shù) 據(jù)存儲單元 RAM 的實現(xiàn) 雙端口 RAM 用來存儲輸入數(shù)據(jù)及中間運算結(jié)果的單元，每個碟形運算的輸入、輸出數(shù)據(jù)均要經(jīng)過 RAM 的讀寫操作，則 RAM 的讀寫速度對整個 FFT 的處理速度影響較大。 將 RAM 內(nèi)置于 FPGA 中不存在驅(qū)動，速度極快，而且控制簡單，使得電子產(chǎn)品體積減小，提高了系統(tǒng)的可靠性。進行蝶形運算時可以從 RAM 中把數(shù)據(jù)讀入蝶形處理器中以進行蝶形運算，蝶形運算得到的運算結(jié)果存儲在 RAM 原 地址中。當 IO_MODE=39。時，將蝶形單元運算結(jié)果寫入 RAM 中，當 IO_MODE=39。時，將外部數(shù)據(jù)信號寫入 RAM 中。為提高 FFT 運算速度，采用查表的方式得到旋轉(zhuǎn) 因子。 8 位加法器設(shè)計 20 加法器是基本邏輯器件，減法器和硬件乘法器都可由加法器來構(gòu)成。并行進位加法器設(shè)有進位產(chǎn)生邏輯，運算速度較快；串行進位方式是將全加器級聯(lián)構(gòu)成多位加法器。隨著位數(shù)的增加，相同位數(shù)的并行加法器與串行加法器 的資源占用差距也越來越大。 實踐證明， 4 位二進制并行加法器和串行級聯(lián)加法器占用幾乎相同的資源。本設(shè)計中的8 位二進制并行加法器即是由兩個 4 位二進制并行加法器級聯(lián)而成的，電路原理圖如下?，F(xiàn)介紹由 8位加法器構(gòu)成的以時序邏輯方式設(shè)計的 8 位乘法器，此乘法器具有一定的實用價值。從以下邏輯圖可以清楚地看出此乘法器的工作原理。乘法時鐘信號從 ARICTL 的 CLK輸入。當為 1 時，與門 ANDARITH 打開， 8位乘數(shù) B[7..0]在同一節(jié)拍進入 8位加法器，與上一次鎖存在 16位鎖存器 REG16B 中的高 8 位進行相加，其和在下一時鐘節(jié)拍的上升沿被鎖進此鎖存器。如此往復，直至 8 個時鐘脈沖后，由 ARICTL 的控制，乘法運算過程自動中止。此時 REG16B 的輸出值即為最后乘積。若時鐘頻率為 100 MHz，則每一運算周期僅需 80 ns。因此，可以利用此乘法器或相同原理構(gòu)成的更高位乘法器完成一些數(shù)字信號處理方面的運算。 (1).ROM 地址產(chǎn)生單元 ROM 地址發(fā)生單元提供 ROM 正確的地址讀取旋轉(zhuǎn)因子，一個旋轉(zhuǎn)因子由 8位實部和 8位虛部組成。139。039。0039。0139。1 時四個蝶形運算依次讀取對應旋轉(zhuǎn)因子。139。0039。 圖 RAM地址產(chǎn)生單元 控制單元設(shè)計 通過一個有限狀態(tài)機來實現(xiàn)控制器?？刂破鲗崿F(xiàn)對 ROM 旋轉(zhuǎn)因子表、數(shù)據(jù)存儲器 RAM、蝶形運算單元的控制，使它們協(xié)調(diào)工作，實現(xiàn) FFT 運算的正確輸出。 要設(shè)計出一個好的 FFT 需要綜合考慮速度與資源利用，因此一個好的算法是至關(guān)重要的。希望此次畢業(yè)設(shè)計為以后的學習起到一定的促進作用。 雖然 xx 老師 工作繁多，但 還是一絲不茍的指導學生的畢業(yè)設(shè)計，為學生提供相關(guān)資料。 感謝大學四年來所有 授課 老師，為我打下 扎實的 專業(yè)知識；最后感謝 信息科學技術(shù)學院 和我的母校 xx 大學四年來對我的 培養(yǎng)。 USE 。 USE 。 ENTITY RAM IS PORT ( DATA_FFT , DATA_IO : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 CLOCK , IO_MODE : IN STD_LOGIC。 WADDRESS: IN STD_LOGIC_VECTOR (3 DOWNTO 0)。 END ENTITY RAM。 SIGNAL RAMTMP : MEM。039。139。039。 ELSIF (IO_MODE = 39。) THEN 28 RAMTMP (CONV_INTEGER (WADDRESS)) = DATA_IO 。 END IF 。 END PROCESS 。139。139。 END IF。 END PROCESS。 ROM 實現(xiàn)源碼 LIBRARY IEEE 。 USE 。 USE 。 ROMADD : IN STD_LOGIC_VECTOR(2 DOWNTO 0) 。 END ROM 。139。139。 WHEN 001 = ROM_DATA = 00000000 。 WHEN 011 = ROM_DATA = 00111111 。 WHEN 101 = ROM_DATA = 00111111 。 WHEN 111 = ROM_DATA = 00111111 。 END CASE 。 END IF 。 30 END RTL 。039。 A； 將 4 位加數(shù)矢量擴為 5 位，為進位提供空間 BB=39。amp。 8 位輸入 DOUT： OUT STD_LOGIC_VECTOR (7 DOWNTO 0))； 8 位輸出 END ANDARITH； ARCHITECTURE RTL OF ANDARITH IS BEGIN PROCESS (ABIN， DIN) BEGIN FOR I IN 0 TO 7 LOOP 循環(huán)，分別完成 8 位數(shù)據(jù)與一位 DOUT (I)=DIN (I)AND ABIN； 控制位的與操作 END LOOP； END PROCESS； END RTL； LIBRARY IEEE； USE ； ENTITY REG16B IS 16 位鎖存器 PORT (CLK： IN STD_LOGIC； 鎖存信號 CLR： IN STD_LOGIC； 清零信號 D： IN STD_LOGIC_VECTOR (8 DOWNTO 0) 8 位數(shù)據(jù)輸入 Q： OUT STD_LOGIC_VECTOR(15 DOWNTO 0))； 16 位數(shù)據(jù)輸出 END REG16B； ARCHITECTURE RTL OF REG16B IS SIGNAL R16S： STD_LOGIC_VECTOR(15 DOWNTO 0)； 16 位寄存器設(shè)置 BEGIN 33 PROCESS (CLK， CLR) BEGIN IF CLR = 39。 THEN R16S= 0000000000000000； 異 步復位信號 ELSIF CLK39。139。EVENT AND CLK= 39。 THEN 34 IF LOAD = 39。 THEN REG8=DIN； 裝載新數(shù)據(jù) ELSE REG8(6 DOWNTO0)=REG8(7 DOWNTO 1)； 數(shù)據(jù)右移 END IF； END IF； END PROCESS； QB= REG8 (0)； 輸出最低位 END RTL； LIBRARY IEEE； USE ； USE ； ENTITY