第4章ic工藝之離子注入-閱讀頁
2025-02-28 08:10本頁面
【正文】 Ar Ar Ar 高能 離子注入設(shè)計 掩蔽膜的形成 離子注入 退 火 測 試 Trim分布、掩蔽膜設(shè)計、離子源 氧化膜、 Si3N4膜、光刻和光刻膠 襯底溫度、能量、注量 溫度、時間（多步快速熱退火） 激活率、殘留缺陷、注入層壽命、注入離子再分布（方塊電阻、結(jié)深）、 IV和 CV特性 離子注入工藝流程 – 1。 115） 2。埋層介質(zhì)膜的形成 (page 116) 如：注氧隔離工藝（ SIMOX） （ Separation by Implanted Oxygen) 4。 Smart Cut for SOI 6。其它（如：離子束表面處理） Buried Implanted Layer nwell pwell p? Epi layer p+ Silicon substrate p+ Buried layer Retrograde wells 埋層注入，替代埋層擴散和外延 控制閂鎖效應(yīng) Retrograde Well nwell pwell p+ Buried layer p+ Silicon substrate ntype dopant ptype dopant p++ n++ 倒置井：閂鎖效應(yīng)和穿通能力 Punchthrough Stop nwell pwell p+ Buried layer p+ Silicon substrate ntype dopant ptype dopant p+ p++ n+ n++ 穿通阻擋 Implant for Threshold Voltage Adjustment nwell pwell p+ Buried layer p+ Silicon substrate ntype dopant ptype dopant p+ p++ p n+ n++ n 閾值電壓調(diào)整 SourceDrain Formations + + + + + + + + + + + + + + + + + + + + + + + + nwell pwell p+ Buried layer p+ Silicon substrate p+ S/D implant n+ S/D implant Spacer oxide Drain Source Drain Source b) p+ and n+ Source/drain implants (performed in two separate operations) + + + + + + + + nwell pwell p+ Buried layer p+ Silicon substrate pchannel transistor p– LDD implant nchannel transistor n– LDD implant Drain Source Drain Source Poly gate a) p– and n– lightlydoped drain implants (performed in two separate operations) Dopant Implant on Vertical Sidewalls of Trench Capacitor n+ p+ Tilted implant Trench for forming capacitor 溝槽電容器（取代 DRAM的平面存儲電容）的側(cè)壁摻雜 UltraShallow Junctions 180 nm 20 197。 1。大面積均勻 3。低溫工藝（一般 673K）快速熱退火溫度要高些 5。橫向擴散小 7。最大摻雜濃度
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