【正文】 25 頁 ENTITY YMQ IS PORT(AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END YMQ。0 when 0001 =DOUT7=1111001。2 when 0011 =DOUT7=0110000。4 when 0101 =DOUT7=0010010。6 when 0111 =DOUT7=1111000。8 when 1001 =DOUT7=0010000。 END CASE。 END ARCHITECTURE ART。 USE 。 USE 。 《基于 VHDL 的智力競賽搶答器的設計與實現(xiàn) 》 第 18 頁 共 25 頁 A1:in std_logic_vector(6 downto 0)。 C1:in std_logic_vector(6 downto 0)。 ZBXS:in std_logic_vector(6 downto 0)。 JSXS2:in std_logic_vector(6 downto 0)。 輸出 7 位 seg 數(shù)據(jù)； segcs : out std_logic_vector(7 downto 0))。 architecture rtl of seg is signal clk_fresh : std_logic。 用于數(shù)碼管掃描信號 variable t : integer range 0 to 20200。event and clk=39。 then t:=t+1。139。039。clk_fresh=39。 end if。 end process。 begin if (clk_fresh39。139。 if t=000 then 《基于 VHDL 的智力競賽搶答器的設計與實現(xiàn) 》 第 19 頁 共 25 頁 segcs=10000000。 elsif t=001 then segcs=00100000。 elsif t=010 then segcs=00010000。 elsif t=011 then segcs=00001000。 elsif t=100 then segcs=00000100。 elsif t=101 then segcs=00000010。 elsif t=110 then segcs=00000001。 elsif t=111 then segcs=00000000。 end if。 end process。 （ 4）主控模塊 QDJB 的 VHDL 程序： LIBRARY IEEE。 《基于 VHDL 的智力競賽搶答器的設計與實現(xiàn) 》 第 20 頁 共 25 頁 ENTITY QDJB IS PORT(CLR: IN STD_LOGIC。 A, B, C, D: IN STD_LOGIC。 STATES: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 ARCHITECTURE ART OF QDJB IS CONSTANT W1: STD_LOGIC_VECTOR:=0001。 CONSTANT W3: STD_LOGIC_VECTOR:=0011。 BEGIN PROCESS(CLK) IS BEGIN IF CLR=39。 THEN STATES=0000。039。039。039。039。EVENT AND CLK=39。 THEN IF (A=39。AND B=39。AND C=39。AND D=39。) THEN A1=39。 B1=39。 C1=39。 D1=39。 STATES=W1。139。039。139。139。039。139。039。039。 ELSIF (A=39。AND B=39。AND C=39。AND D=39。) THEN A1=39。 B1=39。 C1=39。 D1=39。 STATES=W3。139。139。139。039。039。039。039。139。 ELSE A1=39。 B1=39。 C1=39。 D1=39。 STATES=0000。 END IF。 《基于 VHDL 的智力競賽搶答器的設計與實現(xiàn) 》 第 21 頁 共 25 頁 END ARCHITECTURE ART。 USE 。 ENTITY JSQ IS PORT(CLR,LDN,EN,CLK: IN STD_LOGIC。 QA: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END ENTITY JSQ。 SIGNAL DB: STD_LOGIC_VECTOR(3 DOWNTO 0)。 signal clock:std_logic。event and clk=39。)then 上升沿 tempcounter=tempcounter+1。039。139。clock=39。 end if。 end if。 PROCESS(TA,TB,CLR,clock) IS BEGIN 《基于 VHDL 的智力競賽搶答器的設計與實現(xiàn) 》 第 22 頁 共 25 頁 IF CLR=39。 THEN DA=0000。 ELSIF clock39。139。039。 ELSE DA=DA+39。 。 END IF。039。 ELSE DB=DB+39。 END IF。 END IF。 PROCESS(clock) IS VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF CLR=39。 THEN TMPA:=0000。 ELSIF clock39。139。039。 TMPB:=DB。139。 《基于 VHDL 的智力競賽搶答器的設計與實現(xiàn) 》 第 23 頁 共 25 頁 IF TMPB=0000 THEN TMPB:=1001。 END IF。 END IF。 END IF。 QB=TMPB。 END ARCHITECTURE ART。 USE 。 ENTITY JFQ IS PORT(RST: IN STD_LOGIC。 clk: IN STD_LOGIC。 AA1,BB1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END ENTITY JFQ 。 VARIABLE POINTS_B1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE POINTS_D1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 《基于 VHDL 的智力競賽搶答器的設計與實現(xiàn) 》 第 24 頁 共 25 頁 BEGIN IF (clk39。139。039。 POINTS_B1:=0000。 POINTS_D1:=0000。039。 IF t=2500000 then t:=0。 ELSE POINTS_A1:=POINTS_A1+39。 END IF。 ELSE POINTS_B1:=POINTS_B1+39。 END IF。 ELSE POINTS_C1:=POINTS_C1+39。 END IF。 ELSE POINTS_D1:=POINTS_D1+39。 END IF。 END IF。 END IF。 AA1=POINTS_A1。 CC1=POINTS_C1。 END PROCESS。