【正文】 ，但始終不處于讀空狀態(tài)，輸出數(shù)據(jù)隊(duì)列與輸入數(shù)據(jù)隊(duì)列相同，但會(huì)有一定的延時(shí)。輸出數(shù)據(jù)隊(duì)列與輸入數(shù)據(jù)隊(duì)列相同，同樣說(shuō)明電路實(shí)現(xiàn)了先入先出的功能，隊(duì)列之間的延時(shí)依然是由同步電路和程序的運(yùn)行時(shí)間造成的。圖45 異步FIFO系統(tǒng)時(shí)序仿真測(cè)試波形1圖46 異步FIFO系統(tǒng)時(shí)序仿真測(cè)試波形2 時(shí)序仿真結(jié)果總結(jié)從上述時(shí)序仿真測(cè)試結(jié)果可以看出，該異步FIFO電路在硬件邏輯設(shè)計(jì)方面實(shí)現(xiàn)了所有的預(yù)期設(shè)計(jì)功能，能快速準(zhǔn)確的判定FIFO存儲(chǔ)器的空滿狀態(tài)，并能通過(guò)外部讀寫使能控制系統(tǒng)內(nèi)部讀寫操作，實(shí)現(xiàn)寬度為8 bit的數(shù)據(jù)隊(duì)列在兩個(gè)獨(dú)立的異步時(shí)鐘域之間進(jìn)行先進(jìn)先出的數(shù)據(jù)傳輸。本課題除使用開發(fā)板自帶的按鍵作為系統(tǒng)復(fù)位鍵外，仍需焊接兩個(gè)撥動(dòng)開關(guān)作為讀寫使能控制鍵，撥動(dòng)開關(guān)原理圖如圖51所示。對(duì)于圖52所示撥碼開關(guān)，向上撥碼為0，向下?lián)艽a為1，其中1號(hào)開關(guān)為寫使能控制開關(guān)，2號(hào)開關(guān)為讀使能控制開關(guān)，4號(hào)開關(guān)為預(yù)留的無(wú)用開關(guān)。.GND撥碼開關(guān)100Ω控制信號(hào)輸入.Vcc圖51 撥動(dòng)開關(guān)原理圖圖52 外設(shè)電路板 引腳分配焊接好外設(shè)電路板后，將外設(shè)電路板使用杜邦線接入EP2C5T144C8N最小系統(tǒng)核心板。本設(shè)計(jì)使用Quartus II Planner工具欄分配電路引腳，分配完成后的引腳如表51所示。引腳分配完成后點(diǎn)擊Settings工具欄，找到里面的Device選項(xiàng)欄，選中Device and Pin Options工具欄，將未用引腳設(shè)置為高阻態(tài)，防止未用引腳出現(xiàn)其他狀態(tài)而對(duì)設(shè)計(jì)電路的功能測(cè)試產(chǎn)生干擾，將nCEO端口設(shè)置為I∕O口。表51 異步FIFO電路引腳分配表圖53 異步FIFO端口引腳分配完成 調(diào)試電路設(shè)計(jì) 調(diào)試電路介紹完成引腳分配后，按照引腳相應(yīng)的功能設(shè)計(jì)，使用杜邦線將外設(shè)電路板與核心板連接，連接完成后的異步FIFO電路硬件實(shí)物如圖54所示。圖54 異步FIFO硬件電路實(shí)物若本課題所設(shè)計(jì)的異步FIFO電路達(dá)到設(shè)計(jì)要求，則將該硬件電路通電并使用Programmer工具，通過(guò)AS接口將設(shè)計(jì)電路下載入核心板后，該硬件電路即本課題所設(shè)計(jì)完成的異步FIFO電路硬件實(shí)物。根據(jù)設(shè)計(jì)要求，該異步FIFO電路不自帶異步時(shí)鐘產(chǎn)生模塊和輸入數(shù)據(jù)產(chǎn)生模塊，為了測(cè)試完成的異步FIFO硬件電路的功能是否達(dá)到設(shè)計(jì)要求，本課題仍需設(shè)計(jì)一個(gè)調(diào)試電路來(lái)產(chǎn)生異步的讀寫時(shí)鐘信號(hào)和寬度為8 bit的輸入數(shù)據(jù)隊(duì)列。 異步時(shí)鐘產(chǎn)生模塊該調(diào)試程序使用PLL鎖相環(huán)通過(guò)將核心板自帶50 MHz時(shí)鐘進(jìn)行1∕2分頻和1∕4分頻產(chǎn)生兩個(gè)異步時(shí)鐘輸出，輸出時(shí)鐘頻率分別為25 MHz，將這兩個(gè)時(shí)鐘輸出連入外設(shè)電路板的讀時(shí)鐘和寫時(shí)鐘引腳區(qū)域即可作為異步FIFO硬件電路的異步讀寫時(shí)鐘輸入。 偽隨機(jī)數(shù)據(jù)隊(duì)列產(chǎn)生模塊該調(diào)試電路使用描述語(yǔ)言和圖形輸入相結(jié)合的方法設(shè)計(jì)一個(gè)寬度為8 bit的偽隨機(jī)數(shù)據(jù)隊(duì)列產(chǎn)生模塊，將該模塊產(chǎn)生的偽隨機(jī)數(shù)據(jù)連入外設(shè)電路板的輸入數(shù)據(jù)引腳區(qū)域即可作為異步FIFO硬件電路的數(shù)據(jù)輸入。 調(diào)試電路時(shí)序仿真將調(diào)試電路異步時(shí)鐘產(chǎn)生模塊和偽隨機(jī)數(shù)據(jù)產(chǎn)生模塊整合后生成電路如圖55所示，其中shuiji模塊為偽隨機(jī)數(shù)據(jù)產(chǎn)生模塊。從仿真波形可以看出該調(diào)試電路能準(zhǔn)確有效的生成兩個(gè)異步時(shí)鐘信號(hào)和寬度為8 bit的偽隨機(jī)數(shù)據(jù)隊(duì)列，其時(shí)序仿真結(jié)果達(dá)到設(shè)計(jì)要求。其中inclk0引腳分配為17引腳，其對(duì)應(yīng)為核心板的自帶晶振。表52 調(diào)試電路引腳分配表圖57 調(diào)試電路引腳分配完成 調(diào)試電路硬件仿真因?yàn)榇穗娐分贿M(jìn)行調(diào)試，所以下載程序時(shí)使用JTAG接口。在New窗口選擇SignalTap II Logic Analyzer File后生成SignalTap II編輯窗口如圖58所示。之后在Node欄下面空白處雙擊彈出Node Finder窗口，選擇“Pins: all”后單擊List按鈕選中除inclk0外的所有結(jié)點(diǎn)。參數(shù)設(shè)置完成后將SignalTap II文件保存并編譯。單擊右側(cè)Setup按鈕選擇USBBlaster編程器模式，之后單擊下方的Scan Chain按鈕掃描核心板，若連接成功，則Device處會(huì)顯示核心板的FPGA芯片型號(hào)，最后單擊下方“...”，點(diǎn)擊左側(cè)下載標(biāo)志進(jìn)行下載。然后點(diǎn)擊Autorun Analysis按鈕對(duì)該調(diào)試電路進(jìn)行硬件仿真，仿真波形如圖59所示，從該仿真波形可以看出該調(diào)試電路能準(zhǔn)確有效的生成兩個(gè)異步時(shí)鐘信號(hào)和寬度為8 bit的偽隨機(jī)數(shù)據(jù)隊(duì)列，其硬件仿真結(jié)果同樣達(dá)到設(shè)計(jì)要求。根據(jù)調(diào)試電路的引腳分配情況，通過(guò)杜邦線將調(diào)試電路和異步FIFO硬件電路連接在一起后組成的異步FIFO功能測(cè)試電路實(shí)物如圖510所示，其中上面的核心板和外設(shè)電路板一起組成異步FIFO硬件電路，下面的核心板為調(diào)試電路板。圖510 異步FIFO功能測(cè)試電路 復(fù)位功能硬件仿真與測(cè)試對(duì)于復(fù)位功能的硬件仿真測(cè)試波形如圖511所示。該仿真波形表明所設(shè)計(jì)的異步FIFO硬件電路的復(fù)位鍵能控制系統(tǒng)的全局操作，復(fù)位功能達(dá)到了預(yù)期的設(shè)計(jì)要求。從圖中可以看出，將1號(hào)撥碼開關(guān)置1，2號(hào)撥碼開關(guān)置0，即寫使能置位，讀使能復(fù)位，經(jīng)過(guò)一段時(shí)間后，數(shù)據(jù)始終無(wú)輸出，讀空標(biāo)志始終為0，寫滿標(biāo)志始終為1，這表明異步FIFO電路始終處于寫滿狀態(tài)。圖512 寫操作功能硬件仿真測(cè)試波形 讀操作功能硬件仿真與測(cè)試對(duì)于讀操作功能的硬件仿真測(cè)試波形如圖513所示。該仿真波形表明讀使能端控制系統(tǒng)只進(jìn)行讀操作讀取數(shù)據(jù)，由于不進(jìn)行寫操作，一段時(shí)間后雙端口RAM存儲(chǔ)器存儲(chǔ)單元會(huì)始終處于讀空狀態(tài)，這表明所設(shè)計(jì)的異步FIFO硬件電路的讀操作功能達(dá)到了預(yù)期設(shè)計(jì)要求。對(duì)于圖514，將1號(hào)撥碼開關(guān)置1，2號(hào)撥碼開關(guān)置1，即讀寫使能均置位，復(fù)位鍵不按下。這表明系統(tǒng)能同時(shí)進(jìn)行讀寫操作，但由于讀操作速度快于寫操作，所以異步FIFO只會(huì)處于讀空狀態(tài)，而不會(huì)進(jìn)入寫滿狀態(tài)。同樣對(duì)于圖515，將1號(hào)撥碼開關(guān)置1，2號(hào)撥碼開關(guān)置1，復(fù)位鍵不按下。和圖514相似，這同樣表明系統(tǒng)能同時(shí)進(jìn)行讀寫操作，由于寫操作速度快于讀操作，異步FIFO只會(huì)處于寫滿狀態(tài)，而不會(huì)進(jìn)入讀空狀態(tài)。圖514和圖515的硬件仿真波形表明所設(shè)計(jì)的異步FIFO硬件電路的整體功能達(dá)到了預(yù)期的設(shè)計(jì)要求。該異步FIFO電路可以實(shí)現(xiàn)任意兩個(gè)異步讀寫時(shí)鐘輸入，通過(guò)外部讀寫使能控制系統(tǒng)內(nèi)部讀寫操作，并能快速準(zhǔn)確的判定FIFO存儲(chǔ)器的空滿狀態(tài)，實(shí)現(xiàn)寬度為8 bit的數(shù)據(jù)隊(duì)列在兩個(gè)獨(dú)立的異步時(shí)鐘域之間進(jìn)行先進(jìn)先出的數(shù)據(jù)傳輸。撤除測(cè)試電路核心板，并使用Programmer工具，通過(guò)AS接口將設(shè)計(jì)電路下載入核心板后，該硬件電路即本課題所設(shè)計(jì)完成的RAM深度為128 bit，數(shù)據(jù)寬度為8 bit的異步FIFO電路實(shí)物。圖516 異步FIFO電路完成實(shí)物結(jié) 論異步FIFO電路是現(xiàn)代集成電路芯片飛速發(fā)展的產(chǎn)物，應(yīng)用領(lǐng)域十分廣泛，潛在市場(chǎng)需求量十分龐大，但由于國(guó)內(nèi)對(duì)該方面研究起步較晚，國(guó)內(nèi)的一些研究所和廠商開發(fā)的FIFO電路還遠(yuǎn)不能滿足市場(chǎng)和軍事需求，所以對(duì)異步FIFO電路的研究非常具有意義。針對(duì)異步FIFO電路，本次設(shè)計(jì)主要進(jìn)行了以下幾部分的研究：（1）通過(guò)前期對(duì)相關(guān)資料的搜集整理和學(xué)習(xí)，確定了異步FIFO電路的設(shè)計(jì)方案，并根據(jù)自己對(duì)異步FIFO基本原理的理解，歸納出系統(tǒng)的設(shè)計(jì)模塊和預(yù)期能實(shí)現(xiàn)的功能，之后再根據(jù)預(yù)期設(shè)計(jì)要求對(duì)設(shè)計(jì)電路進(jìn)行了仿真測(cè)試。本課題創(chuàng)造性的使用另一塊核心板設(shè)計(jì)了一個(gè)調(diào)試電路，能對(duì)設(shè)計(jì)的實(shí)物電路進(jìn)行硬件仿真測(cè)試，增強(qiáng)了設(shè)計(jì)的嚴(yán)謹(jǐn)性和準(zhǔn)確性?？梢钥紤]修改設(shè)計(jì)程序，焊接兩個(gè)旋轉(zhuǎn)按鈕，通過(guò)對(duì)按鈕旋轉(zhuǎn)，能產(chǎn)生任意頻率和相位的讀寫時(shí)鐘信號(hào)。致 謝這次畢業(yè)設(shè)計(jì)是對(duì)大學(xué)生活的一個(gè)告別儀式，也是對(duì)大學(xué)四年來(lái)的學(xué)習(xí)和工作的總結(jié)，在論文完成之際，我衷心感謝所有關(guān)心和幫助過(guò)我的良師益友。從畢業(yè)設(shè)計(jì)開始之初，秦老師就給我們分析了課題思想并給我們分發(fā)了所需要的器材和相關(guān)芯片資料，而且還結(jié)合實(shí)際給我們擬定了畢業(yè)設(shè)計(jì)的計(jì)劃進(jìn)度安排，這在畢業(yè)設(shè)計(jì)指導(dǎo)教師中是絕無(wú)僅有的，我對(duì)此感到十分榮幸。然后我要感謝和我一起做畢業(yè)設(shè)計(jì)的同學(xué)，在畢業(yè)設(shè)計(jì)過(guò)程中，大家相互討論，取長(zhǎng)補(bǔ)短，不僅使我學(xué)到了知識(shí)，解決了問(wèn)題，而且還增加了友情和輕松愉快的學(xué)習(xí)氛圍。最后我要感謝學(xué)校給了我這次畢業(yè)設(shè)計(jì)的機(jī)會(huì)，也由衷的感謝學(xué)校這四年來(lái)對(duì)我的栽培之恩，衷心祝福學(xué)校繁榮昌盛，興旺發(fā)達(dá)。use 。use 。 en : in std_logic。end。signal new_g : std_logic_vector(4 downto 0)。039。 else new_g = reg_g。 end if。 addr_gray = new_g。 variable temp_g : std_logic_vector(4 downto 0)。 normal(4) := temp_g(4)。 end loop。039。 exit。 end loop。 end process。2. 同步模塊的VHDL設(shè)計(jì)程序library ieee。use 。 addr_in : in std_logic_vector(4 downto 0)。end sync。begin process(clk) begin if rising_edge(clk) then addr_out = temp。 end if。end。use 。entity G2B is port( gray : in std_logic_vector(4 downto 0)。end。 variable temp_n : std_logic_vector(4 downto 0)。 temp_n(4) := temp_g(4)。 end loop。 end process。4. 讀空狀態(tài)判定的VHDL設(shè)計(jì)程序library ieee。use 。 rd_addr : in std_logic_vector(4 downto 0)。end。139。039。5. 寫滿狀態(tài)判定的VHDL設(shè)計(jì)程序library ieee。use 。 rd_addr : in std_logic_vector(4 downto 0)。end。139。039。6. 8 bit偽隨機(jī)數(shù)據(jù)隊(duì)列產(chǎn)生模塊的VHDL設(shè)計(jì)程序library ieee。use 。 data : out std_logic_vector(7 downto 0) )。architecture bhv of shuiji issignal t : std_logic。signal temp : std_logic_vector(7 downto 0)。 process(clk) begin if rising_edge(clk) then c1 = not c1。 end process。 t。 end process。e