【正文】 z 時(shí)鐘信東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 3 章 系統(tǒng)程序設(shè)計(jì)16號(hào)begin if(sumsec[2:0]==339。d0。endelse begin sumsec[2:0]=sumsec[2:0]+339。 seccin=0。d10) sum[3:0]=439。 //零鍵位的識(shí)別 else sum[3:0]=key[3:0]?key[3:0]:sum[3:0]。d10) sum[7:4]=439。 else sum[7:4]=key[3:0]?key[3:0]:sum[7:4]。d9)begin sum[3:0]=439。if(sum[7:4]==439。d0。endelse begin sum[7:4]=sum[7:4]+439。 cinsec=0。 cinsec=0。d10) sum[11:8]=439。 else sum[11:8]=key[3:0]?key[3:0]:sum[11:8]。d10) sum[15:12]=439。 else sum[15:12]=key[3:0]?key[3:0]:sum[15:12]。d9)begin sum[11:8]=439。if(sum[15:12]==439。d0。endelse begin sum[15:12]=sum[15:12]+439。 cinmin=0。 cinmin=0。d10) sum[19:16]=439。 else sum[19:16]=key[3:0]?key[3:0]:sum[19:16]。d10) sum[23:20]=439。 else sum[23:20]=key[3:0]?key[3:0]:sum[23:20]。d23) sum[23:16]=839。else if(sum[19:16]==439。d0。d1。endendalways (posedge clkss)beginif(sel)begin case(flag1) //判定是否為修改狀態(tài)0:{ss0,ss1,ss2,ss3,ss4,ss5}=639。1:{ss0,ss1,ss2,ss3,ss4,ss5}=639。2:{ss0,ss1,ss2,ss3,ss4,ss5}=639。3:{ss0,ss1,ss2,ss3,ss4,ss5}=639。4:{ss0,ss1,ss2,ss3,ss4,ss5}=639。東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 3 章 系統(tǒng)程序設(shè)計(jì)195:{ss0,ss1,ss2,ss3,ss4,ss5}=639。default:{ss0,ss1,ss2,ss3,ss4,ss5}=639。 endcaseendelse {ss0,ss1,ss2,ss3,ss4,ss5}=639。endassign sec[3:0]=ss0?(clkss?sum[3:0]:439。 assign sec[7:4]=ss1?(clkss?sum[7:4]:439。assign min[3:0]=ss2?(clkss?sum[11:8]:439。assign min[7:4]=ss3?(clkss?sum[15:12]:439。assign hour[3:0]=ss4?(clkss?sum[19:16]:439。assign hour[7:4]=ss5?(clkss?sum[23:20]:439。 /*括號(hào)內(nèi)的值：clkss 高電平 sum，低電平為高阻態(tài)，輸出管腳的值：該管腳在修改狀態(tài)則為括號(hào)內(nèi)的值 否則為 sum 值*/endmodule東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 4 章 程序仿真20第四章 程序仿真 分頻器程序仿真因?yàn)榉诸l比例太大，在仿真時(shí)將比例減小。d999)→if(count1[9:0]==1039。d131)→if(count2[7:0]==839。d249)→if(count3[7:0]==839。d49) →if(count4[5:0]==639。圖 41 分頻器模擬仿真設(shè)在單位時(shí)間內(nèi)：clk50MHz 的上升沿的次數(shù)為 N，clksy 取反次數(shù)為 Nsy，計(jì)數(shù)器 1 的分頻比為 p1，計(jì)數(shù)器 2 的分頻比為 p2，計(jì)數(shù)器 3 的分頻比為 p3，計(jì)數(shù)器4 的分頻比為 p4，則 Nsy=N/（p1*p2） ，代入模擬仿真數(shù)據(jù)，得 Nsy=N/2，若在 4 個(gè)clk50MHz 的時(shí)間內(nèi)，clksy 取反 2 次，即一個(gè)周期，所以 clksy 與 clk50MHz 的頻率比為 1：4，與模擬仿真結(jié)果吻合。如將各寄存器分頻比改為原值，能得到與程序設(shè)計(jì)所需要頻率一致的結(jié)果。 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 4 章 程序仿真21圖 42 行列式鍵盤(pán)程序仿真在上圖中，一共模擬了 3 次按鍵，對(duì)照?qǐng)D 23 和圖 24：第一次按下 x3,y3 鍵，即←鍵，輸出 key[4]=1，即 key[5:0]=16。 六位 7 段 LED 顯示程序仿真如圖 43 所示為輸入信號(hào)：圖 43 LED 輸入信號(hào)圖 44 所示為輸出信號(hào)。東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 4 章 程序仿真22 頂層模塊程序仿真1）時(shí)鐘仿真，如圖 45。圖 46 閃爍仿真3）移位仿真，如圖 47。圖 48 修改仿真5）確認(rèn)鍵仿真，如圖 49。 原理圖 如圖 410 所示。東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 結(jié) 論25結(jié) 論本設(shè)計(jì)實(shí)現(xiàn)了設(shè)計(jì)任務(wù)要求的大部分功能，設(shè)計(jì)要求實(shí)現(xiàn)的時(shí)鐘，鍵盤(pán)，閃爍，顯示等功能都已完成，仿真結(jié)果也令我十分滿意，雖然仿真結(jié)果中存在不少抖動(dòng)現(xiàn)象，但經(jīng)過(guò)觀察，抖動(dòng)的時(shí)間很短，并且在各時(shí)鐘的上升沿和下降沿時(shí)沒(méi)有抖動(dòng)（同 節(jié)鍵盤(pán)去抖原理） ，并且 LED 顯示部分的仿真結(jié)果不存在抖動(dòng)，如果將程序?qū)懭?FPGA 開(kāi)發(fā)板，將不存在由抖動(dòng)帶來(lái)的任何負(fù)面作用。解決辦法：定義一個(gè) 4 位寄存器，寄存器的值在主程序接收到鍵值時(shí)改變，如下所示：reg[3:0] key1。本設(shè)計(jì)實(shí)現(xiàn)了 FPGA 的“外設(shè)”功能，但是似乎卻并不“通用” ， 本設(shè)計(jì)中，小數(shù)點(diǎn)僅僅起到一個(gè)跟隨秒閃爍的功能，EDA 技術(shù)的發(fā)展，HDL 語(yǔ)言的強(qiáng)大不僅僅是制作一個(gè)帶鍵盤(pán)的時(shí)鐘，當(dāng)為了實(shí)現(xiàn)更多的功能，小數(shù)點(diǎn)的移動(dòng)十分的必要，下面簡(jiǎn)要敘述下其設(shè)計(jì)思想：例：使用鍵盤(pán)輸入一組帶小數(shù)點(diǎn)的數(shù)據(jù)，要求液晶實(shí)時(shí)顯示輸入數(shù)據(jù)設(shè)計(jì)思想：定義一個(gè)默認(rèn)為 0 的寄存器，代表小數(shù)點(diǎn)的位置為最低位，當(dāng)檢測(cè)到鍵盤(pán)小數(shù)點(diǎn)輸入時(shí)，觸發(fā)一個(gè)模塊，當(dāng)再次檢測(cè)到數(shù)字輸入時(shí)，該寄存器自加一。實(shí)現(xiàn)了小數(shù)點(diǎn)移動(dòng)功能。這就要我們多思考多對(duì)比，多總結(jié)和參考相關(guān)的參考資料，認(rèn)真的投入到設(shè)計(jì)中。黃老師多次詢問(wèn)研究進(jìn)程，并為我指點(diǎn)迷津，幫助我開(kāi)拓研究思路，精心點(diǎn)撥、熱忱鼓勵(lì)。他們細(xì)心指導(dǎo)我的學(xué)習(xí)與研究，在此，我要向諸位老師深深地鞠上一躬。東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 參考文獻(xiàn)28參考文獻(xiàn) [1] 王金明 編著《數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL》 （第二版）.北京：電子工業(yè)出版社， [2] 黃鄉(xiāng)生 編寫(xiě)《EDA 技術(shù)與應(yīng)用實(shí)踐教學(xué)指導(dǎo)書(shū)》.東華理工大學(xué)電子與機(jī)械工程學(xué)院，[3] 王金明 編著《Verilog HDL 程序設(shè)計(jì)教程》.北京：人民郵電出版社，2022[4] 潘松 黃繼業(yè) 編著《EDA 技術(shù)實(shí)用教程》.北京：科學(xué)出版社，2022 [5] 黃任 編著《VHDL 入門(mén) ?解惑?經(jīng)典實(shí)例? 經(jīng)驗(yàn)總結(jié)》 （第一版）.北京：北京航空航天大學(xué)[6] 王金明，楊吉斌編著《數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL》.北京：電子工業(yè)出版社，2022 [7] Doulos 編寫(xiě)《Verilog174。input clk66MHz。reg clk,clkss,clksy。reg[7:0] count2。reg[5:0] count4。always (posedge clk66MHz)if(count1[9:0]==1039。d0。d1。d1。d0。d131)begin count2[7:0]=839。 clksy=~clksy。d1。 cin2=139。endalways (negedge clk66MHz)if(count3[7:0]==839。d0。 //clk=1Hzendelse count3[7:0]=count3[7:0]+cin2。d49)begin count4[5:0]=639。 clkss=~clkss。endmodule 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 附 錄31附錄 2 行列式鍵盤(pán)程序module keypad(clksy,x,y,key)。input[3:0] x,y。reg[5:0] key1,key2。b00010001:key1[5:0]=639。839。d2。b00010100:key1[5:0]=639。839。d4。b00100001:key1[5:0]=639。839。d6。b00100100:key1[5:0]=639。839。d8。b01000001:key1[5:0]=639。839。d10。b01000100:key1[5:0]=639。839。d32。b10000100:key1[5:0]=639。default:key1[5:0]=639。endcaseendalways (negedge clksy)begincase({~y[3:0],~x[3:0]})839。d1。b00010010:key2[5:0]=639。839。d3。b00011000:key2[5:0]=639。839。d5。b00100010:key2[5:0]=639。839。d7。b00101000:key2[5:0]=639。839。d9。b01000010:key2[5:0]=639。839。d16。b01001000:key2[5:0]=639。839。d48。d0。d0。input clksy。output a,b,c,d,e,f,g,D0,D1,D2,D3,D4,D5。reg[3:0] num10,num11,num12,num13,num14,num15。reg[2:0] flag。b000000。else flag=flag+1。if(num15==0) num15=439。case(flag)0:begin temp=num10。end1:begin temp=num11。end2:begin temp=num12。end3:begin temp=num13。end4:begin temp=num14。end5:begin temp=num15。enddefault:temp=0。d0:{a,b,c,d,e,f,g}=739。 439。b0110000。d2:{a,b,c,d,e,f,g}=739。 439。b1111001。d4:{a,b,c,d,e,f,g}=739。 439。b1011011。d6:{a,b,c,d,e,f,g}=739。東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 附 錄34 439。b1110000。d8:{a,b,c,d,e,f,g}=739。 439。b1111011。b0000000。input clkss。reg sel。output[7:0] sec,min,hour。 reg[23:0] sum。initial flag1=339。always(posedge clkss)beginif(key==639。d1。d16) begin if(!flag1) flag1=flag1339。 endelse if(key==639。d5。d1。d4)begin sumsec[2:0]=339。 seccin=1。d1。endendalways(posedge clkss)begin 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 附 錄36if(sel)begin if(flag1==0) begin if(key==639。d0。 end else if(flag1==1) begin if(key==639。d0。 endendelse if(seccin) beginif(sum[3:0]==439。d0。d5)begin sum[7:4]=439。 cinsec=1。d1。endendelse begin sum[3:0]=sum[3:0]+seccin。endendendalways(posedge clkss)begin if(sel)