【正文】 的布局靈活性，提供較緊密的元件間隔與較短的元件之間的電路。用戶化的或?qū)Ｓ玫模桑每梢跃徑猓校茫碌臇鸥裣拗?，但是較高的Ｉ／Ｏ數(shù)與較密的引腳間距一般都會(huì)迫使設(shè)計(jì)者使用更多的電路層，因此增加ＰＣＢ制造的復(fù)雜性與成本。許多公司也正在期待改進(jìn)的功能以及更高的性能。雖然密間距的芯片規(guī)模(ｃｈｉｐｓｃａｌｅ)與芯片大小的元件被看作是新出現(xiàn)的技術(shù)，但是主要的元件供應(yīng)商和幾家主要的電子產(chǎn)品制造商已經(jīng)采用了一兩種ＣＳＰ的變化類型。第二篇 提高敏感器件的抗干擾性能提高敏感器件的抗干擾性能是指從敏感器件這邊考慮盡量減少對(duì)干擾噪聲的拾取，以及從不正常狀態(tài)盡快恢復(fù)的方法。（2）布線時(shí)，電源線和地線要盡量粗。（3）對(duì)于單片機(jī)閑置的I/O口，不要懸空，要接地或接電源。（4）對(duì)單片機(jī)使用電源監(jiān)控及看門狗電路，如：IMP809，IMP706，IMP813，X25043，X25045等，可大幅度提高整個(gè)電路的抗干擾性能。（6）IC器件盡量直接焊在電路板上，少用IC座。 印制電路板的可靠性設(shè)計(jì)去耦電容配置例如在數(shù)字電路中，當(dāng)電路從一個(gè)狀態(tài)轉(zhuǎn)換為另一種狀態(tài)時(shí)，就會(huì)在電源線上產(chǎn)生一個(gè)很大的尖峰電流，形成瞬變的噪聲電壓?！　　??！　　駥?duì)于噪聲能力弱、關(guān)斷時(shí)電流變化大的器件和ROM、RAM等存儲(chǔ)型器件，應(yīng)在芯片的電源線（Vcc）和地線（GND）間直接接入去耦電容。 電磁兼容性和PCB設(shè)計(jì)約束（缺具體數(shù)據(jù)）通過合理選擇PCB的材料和印刷線路的布線路徑，可以做出對(duì)其它線路耦合低的傳輸線。印制板的密集程度CAD系統(tǒng)能力PCB的數(shù)量當(dāng)采用非屏蔽外殼產(chǎn)品結(jié)構(gòu)時(shí)，尤其要注意產(chǎn)品的整體成本/元器件封裝/管腳樣式、PCB形式、電磁場(chǎng)屏蔽、構(gòu)造和組裝），在許多情況下，選好合適的PCB形式可以不必在塑膠外殼里加入金屬屏蔽盒。為了提高高速模擬電路和所有數(shù)字應(yīng)用的抗擾性同時(shí)減少有害輻射，需要用到傳輸線技術(shù)。對(duì)MOS而言IOL=IOH,而對(duì)TTL而言IOL＞IOH.功能/邏輯類型 200圖1：顯示三種特定傳輸線的（數(shù)字）IC之間典型互聯(lián)圖圖2：IC去耦電路。邏輯電路噪聲容限（二）、信號(hào)線路及其信號(hào)回路這就意味著信號(hào)回路電流的40％到50％自由地就流向了PCB上其它線路。對(duì)兩個(gè)（子）電路塊間的每一塊信號(hào)路徑，無論是模擬的還是數(shù)字的，都可以用三種傳輸線來表示，如圖1所示，其中阻抗可從表1得到。TTL邏輯電路由高電平向低電平轉(zhuǎn)換時(shí)，吸收電流會(huì)大于電源電流以，在這種情況下，通常將傳輸線定義在Vcc和S之間，而不是VEE和S之間。布線應(yīng)使每條信號(hào)線和它的信號(hào)回路盡可能靠近（信號(hào)和電源布線均適用）。通常IC僅通過電容來達(dá)到去耦的目的，因?yàn)殡娙莶⒉焕硐?，所以?huì)產(chǎn)生諧振。電容的值由IC管腳間允許的電源電壓波動(dòng)來決定，根據(jù)資深設(shè)計(jì)人員的實(shí)踐經(jīng)驗(yàn)，電壓波動(dòng)應(yīng)小于信號(hào)線最壞狀況下的噪聲容限的25％，下面公式可計(jì)算出每種邏輯系列輸出門電路的最佳去耦電容值：I=c表2給出了幾種邏輯系列門電路在最壞情況下信號(hào)線噪聲的容限。這時(shí)則需要在盡可能靠近IC管腳的地方加入另外一個(gè)小陶瓷電容（100100Pf）,與LF去耦電容并聯(lián)。例如：1MHz*1μHzZ1=Rs=大于諧振頻率時(shí)，傳輸線的特征阻抗Z0（此時(shí)將IC的阻抗看作電源負(fù)載）等于：Z0 =（Ltrace/Cdecoupling）的平方根但它仍然會(huì)決定IC電源管腳間的電壓波動(dòng)，表3給出了電源信噪容限為25％時(shí)，兩個(gè)IC間的傳輸線數(shù)量從3條減少到了1條（見圖3）。因此，對(duì)每個(gè)IC采用適當(dāng)?shù)娜ヱ罘椒ǎ篖choke+。對(duì)于τr3ns的高速邏輯電路，與去耦電容串聯(lián)的全部電感必須要很低（見表3）。如要求更快的上升時(shí)間，就必須縮短去耦電容的引腳。另外采用電源管腳在中間的SO封裝還可得到進(jìn)一步的改善。（四）、根據(jù)輻射決定環(huán)路面積由于對(duì)產(chǎn)品的EM輻射有強(qiáng)制性要求，因此環(huán)路區(qū)域的面積和線路長度都受到限制，如果采用非屏蔽外殼，這種限制將直接由PCB來實(shí)現(xiàn)。注意：如果在異步邏輯電路設(shè)計(jì)中采用串聯(lián)端接負(fù)載，必須要注意會(huì)出現(xiàn)準(zhǔn)穩(wěn)性，特別是對(duì)稱邏輯輸入電路無法確定輸入信號(hào)是高還是低，而且可能會(huì)導(dǎo)致非定義輸出情況。用角頻率表示，環(huán)路的輻射阻抗仍隨頻率平方成正比。電流波形由電壓波形決定，電流半寬時(shí)間約等于電壓的上升時(shí)間。τr為電壓的上升時(shí)間，約等于電流半寬時(shí)間τH。最大環(huán)路面積由時(shí)鐘速率、邏輯電路類型（=輸出電流）和PCB上同時(shí)存在的開關(guān)環(huán)路數(shù)量n決定。如果所用的時(shí)鐘速率超過30MHz，就必須要采用多層電路板，在這種情況下，環(huán)氧樹脂的厚度與層數(shù)有關(guān)，在60至300μm之間。為避免這種共模影響，必須使靠近接頭的參考地和PCB上電路的接地層、接地網(wǎng)格或電路參考地隔開，如果可能，這些接地片應(yīng)接到產(chǎn)品的金屬外殼上。所有的接頭要盡可能靠近放置，以防止外部電流流過PCB上的線路或參考地。電纜的選擇由流過電纜的信號(hào)幅度和頻率成分決定。如果時(shí)鐘速率超過1MHz時(shí)，就需要更好的屏蔽電纜。通常，除同軸電纜外，電纜的屏蔽不應(yīng)用作為信號(hào)回路。通過在信號(hào)輸入/輸出和地/參考點(diǎn)之間串入無源濾波器以減少射頻成分，可以不必采用高質(zhì)量屏蔽和相應(yīng)接頭。高速PCB設(shè)計(jì)指南之三第一篇 改進(jìn)電路設(shè)計(jì)規(guī)程提高可測(cè)試性 隨著微型化程度不斷提高，元件和布線技術(shù)也取得巨大發(fā)展，例如BGA外殼封裝的高集成度的微型IC，這些僅是其中的兩個(gè)例子。下面介紹幾種重要規(guī)則及實(shí)用提示。這些規(guī)程已經(jīng)過多年發(fā)展，當(dāng)然，若采用新的生產(chǎn)技術(shù)和元件技術(shù)，它們也要相應(yīng)的擴(kuò)展和適應(yīng)。為了解決這些問題，可以在電路布局上采取相應(yīng)的措施，采用新的測(cè)試方法和采用創(chuàng)新性適配器解決方案。這些任務(wù)包括通過測(cè)試系統(tǒng)對(duì)存儲(chǔ)器組件進(jìn)行編程或者實(shí)行集成化的元器件自測(cè)試（Builtin Self Test，BIST，內(nèi)建的自測(cè)試）。為了順利地實(shí)施這些措施，在產(chǎn)品科研開發(fā)階段，就必須有相應(yīng)的考慮。簡單地講就是：l編制測(cè)試程序能快到什么程度？l接入測(cè)試點(diǎn)的方法簡單化到什么程度？ 為了達(dá)到良好的可測(cè)試必須考慮機(jī)械方面和電氣方面的設(shè)計(jì)規(guī)程。為什么要發(fā)展測(cè)試友好技術(shù) 過去，若某一產(chǎn)品在上一測(cè)試點(diǎn)不能測(cè)試，那么這個(gè)問題就被簡單地推移到直一個(gè)測(cè)試點(diǎn)上去。 相反地，今天人們?cè)噲D盡可能提前發(fā)現(xiàn)缺陷，它的好處不僅僅是成本低，更重要的是今天的產(chǎn)品非常復(fù)雜，某些制造缺陷在功能測(cè)試中可能根本檢查不出來。（如快閃存儲(chǔ)器或ISPs：InSystem Programmable Devices系統(tǒng)內(nèi)可編程器件）。 測(cè)試友好的電路設(shè)計(jì)要費(fèi)一些錢，然而，測(cè)試?yán)щy的電路設(shè)計(jì)費(fèi)的錢會(huì)更多。如果跳過其中一項(xiàng)測(cè)試，所耗費(fèi)用甚至?xí)?。通過測(cè)試友好的電路設(shè)計(jì)，可以及早發(fā)現(xiàn)故障，從而使測(cè)試友好的電路設(shè)計(jì)所費(fèi)的錢迅速地得到補(bǔ)償。在許多情況下，開發(fā)部門和測(cè)試部門之間的密切合作是必要的。 為了繞開缺乏文件和不甚了解元件功能所產(chǎn)生的問題，測(cè)試系統(tǒng)制造商可以依靠軟件工具，這些工具按照隨機(jī)原則自動(dòng)產(chǎn)生測(cè)試模式，或者依靠非矢量相比，非矢量方法只能算作一種權(quán)宜的解決辦法。只有掌握了所有信息，才可能編制測(cè)試矢量，定義元件失效樣式或進(jìn)行一定的預(yù)調(diào)整。最后，對(duì)于可編程的元件，如快閃存儲(chǔ)器，PLD、FPGA等，如果不是在最后安裝時(shí)才編程，是在測(cè)試系統(tǒng)上就應(yīng)編好程序的話，也必須知道各自的編程數(shù)據(jù)。如快閃芯片含16Mbit的數(shù)據(jù)，就應(yīng)該可以用到16Mbit，這樣可以防止誤解和避免地址沖突。當(dāng)然數(shù)據(jù)應(yīng)準(zhǔn)備成流行的標(biāo)準(zhǔn)格式，如Intel公司的Hex或Motorola公司的S記錄結(jié)構(gòu)等。前面所提到的許多信息，其中許多也是元件制造所必須的。良好的可測(cè)試性的機(jī)械接觸條件 如果不考慮機(jī)械方面的基本規(guī)則，即使在電氣方面具有非常良好的可測(cè)試性的電路，也可能難以測(cè)試。如果測(cè)試點(diǎn)不夠或太小，探針床適配器就難以接觸到電路的每個(gè)節(jié)點(diǎn)。在使用探針床配器時(shí)，應(yīng)留意一系列有關(guān)套牢孔與測(cè)試點(diǎn)的大小和定位的建議。一個(gè)門電路不能進(jìn)行測(cè)試，原因可能是無法通過測(cè)試點(diǎn)接觸到啟動(dòng)輸入端，也可能是啟動(dòng)輸入端處在封裝殼內(nèi)，外部無法接觸，在原則上這兩情況同樣都是不好的，都使測(cè)試無法進(jìn)行。這種機(jī)理可以借助于禁止輸入端來實(shí)現(xiàn)，它可以將元件的輸出端控制在靜態(tài)的高歐姆狀態(tài)。 同樣，節(jié)拍發(fā)生器總是通過啟動(dòng)引線，門電路或插接電橋從振蕩器后面直接斷開。每個(gè)元件應(yīng)有自己的啟動(dòng)，復(fù)位或控制引線腳。這條規(guī)則對(duì)于ASIC元件也適用，這些元件也應(yīng)有一個(gè)引線腳，通過它，可將輸出端帶到高歐姆狀態(tài)。在這種情況下，元件在測(cè)試前就可以簡單地置于規(guī)定的狀態(tài)。此外，不用的門電路往往在以后會(huì)被利用于設(shè)計(jì)改進(jìn)，它們可能會(huì)改接到電路中來。改進(jìn)可測(cè)試性使用探針床適配器時(shí)，改進(jìn)可測(cè)試性的建議套牢孔l定位精度為177。2mil）l（+3/0mil）l （177。離開元件邊緣距離至少為3mml盡可能為正方形l測(cè)試點(diǎn)大小精度為177。3mil）l （177。l距離元件邊緣至少為3mml測(cè)試點(diǎn)應(yīng)均勻布在插件板上l備用或不用的門電路都有測(cè)試點(diǎn)l標(biāo)志文字同一方向l元件名稱要清晰可見，且盡可能直接標(biāo)在元件近旁關(guān)于快閃存儲(chǔ)器和其它可編程元件 快閃存儲(chǔ)器的編程時(shí)間有時(shí)會(huì)很長（對(duì)于大的存儲(chǔ)器或存儲(chǔ)器組可達(dá)1分鐘）。為了避免這種情況，必須將所有與地址總線的控制線相連的元件置于高歐姆狀態(tài)。 系統(tǒng)內(nèi)可編程元件（ISP）有一些要求，如Altera，XilinX和Lattuce等公司的產(chǎn)品，還有其它一些特殊要求。對(duì)于Altera和Xilinx元件，使用了連串矢量格式（Serial Vector Format SVF），這種格式近期幾乎已發(fā)展成為工業(yè)標(biāo)準(zhǔn)。通過邊界掃描鍵（BoundaryScanKette JTAG）對(duì)這些元件編程，也將連串?dāng)?shù)據(jù)格式編程。 編程時(shí)，自動(dòng)測(cè)試信號(hào)發(fā)生器考慮到整個(gè)的元件鏈，并將其它元件接入旁路模型中。編程后，數(shù)據(jù)還要用于檢查元件功能。對(duì)于邊界掃描（JTAG）應(yīng)注意什么 由基于復(fù)雜元件組成精細(xì)網(wǎng)格的組件，給測(cè)試工程師只提供很少的可接觸的測(cè)試點(diǎn)。對(duì)此可使用邊界掃描和集成自測(cè)試技術(shù)來縮短測(cè)試完成時(shí)間和提高測(cè)試效果。開發(fā)工程師必然要在電路中使用的邊界掃描元件（），并且要設(shè)法使相應(yīng)的具體的測(cè)試引線腳可以接觸（如測(cè)試數(shù)據(jù)輸入TDI，測(cè)試數(shù)據(jù)輸出TDO，）。此時(shí)他必須知道，有關(guān)元件支持何種邊界掃描功能和指令。除此之外，如果開發(fā)工程師已作規(guī)定，可以通過邊界掃描指令“RunBIST”來觸發(fā)元件的自動(dòng)測(cè)試。 時(shí)間和成本降低的程度對(duì)于每個(gè)元件都是不同的。因此，在沒有測(cè)試模型，或接觸電路的節(jié)點(diǎn)受到限制的條件下，邊界掃描方法具有特別的優(yōu)越性。衽邊界掃描必須和要求發(fā)現(xiàn)故障的時(shí)間，測(cè)試時(shí)間，進(jìn)入市場(chǎng)的時(shí)間，適配器成本進(jìn)行權(quán)衡，并盡可能節(jié)約。對(duì)一些重要信號(hào)，如INTEL HUB架構(gòu)中的HUBLink,一共13根，跑233MHz，要求必須嚴(yán)格等長，以消除時(shí)滯造成的隱患，繞線是唯一的解決辦法。 RE:蛇形走線有什么作用? beijing / free 回復(fù)于20001016 12:24:00 等長布線，尤其是在高頻電路中的數(shù)據(jù)線。 RE:蛇形走線有什么作用? jinan / wwx 回復(fù)于2001215 22:51:00 實(shí)際是一個(gè)分布參數(shù)的 LC 濾波器。平橫分布參數(shù) RE:蛇形走線有什么作用? 珠海 / bigcat 回復(fù)于2001216 20:36:00 高速數(shù)字PCB板的等線長是為了使各信號(hào)的延遲差保持在一個(gè)范圍內(nèi),保證系統(tǒng)在同一周期內(nèi)讀取的數(shù)據(jù)的有效性(延遲差超過一個(gè)時(shí)鐘周期時(shí)會(huì)錯(cuò)讀下一周期的數(shù)據(jù)),一般要求延遲差不超過1/4時(shí)鐘周期,單位長度的線延遲差也是固定的,延遲跟線寬,線長,銅厚,板層結(jié)構(gòu)有關(guān),但線過長會(huì)增大分布電容和分布電感,使信號(hào)質(zhì)量,所以時(shí)鐘IC引腳一般都接RC端接,但蛇形走線并非起電感的作用,相反的,電感會(huì)使信號(hào)中的上升元中的高次諧波相移,造成信號(hào)質(zhì)量惡化,所以要求蛇形線間距最少是線寬的兩倍,信號(hào)的上升時(shí)間越小就越易受分布電容和分布電感的影響. RE:蛇形走線有什么作用? 北京 / BITLEFT 回復(fù)于2001620 9:59:00 蛇行走線應(yīng)該注意什么問題？如果，走得不好，對(duì)pcb板的抗干擾能力是不是不能好轉(zhuǎn)，反而會(huì)有惡化作用？ RE:蛇形走線有什么作用? GuangZhou / yxlian 回復(fù)于2001620 11:19:00 簡單地說，PCB上的任何一條走線在通過高頻信號(hào)的情況下都會(huì)對(duì)該信號(hào)造成時(shí)延時(shí)，蛇形走線的主要作用是補(bǔ)償“同一組相關(guān)”信號(hào)線中延時(shí)較小的部分，這些部分通常是沒有或比其它信號(hào)少通過另外的邏輯處理；最典型的就是時(shí)鐘線，通常它不需經(jīng)過任何其它邏輯處理，因而其延時(shí)會(huì)小于其它相關(guān)信號(hào)。 RE:蛇形走線有什么作用? 珠海 / bigcat 回復(fù)于2001620 19:14:00 　　等線長的蛇形走線沒有任何抗干擾的功能，它的作用是將有時(shí)序要求的總線或時(shí)鐘線的延遲控制在所要求的范圍內(nèi)，至于要求如果不會(huì)算也可從DATASHEET上得到，一般有時(shí)序要求的都會(huì)給出線長匹配的數(shù)據(jù)；在走線時(shí)一般遵循3W法則（繞線的間距要兩倍于線寬），這樣可消除線間78%的互感，盡量減少因電感變化而引起的阻抗不連續(xù)。ＥＤＡＣＨＩＮＡ。 RE:蛇形走線有什么作用? 上海市 / bab0523 回復(fù)于2001710 13:35:00 主板中，蛇形走線基本上是為了等長， 不光HUBLINK，CPUCLK，PCICLK；IDE，DIMM也要繞線，繞線線距依據(jù)走線線距，可1：2，1：3，1：4—— RE:蛇形走線有什么作用? 東莞 / yuanqui_ 回復(fù)于2001818 14:30:00 在