高速pcb設(shè)計(jì)指南之一(doc18)-經(jīng)營(yíng)管理-閱讀頁(yè)
2024-09-03 15:17本頁(yè)面
【正文】 也會(huì)引起設(shè)計(jì)失敗。 反射信號(hào)產(chǎn)生的 主要原因 ：過(guò)長(zhǎng)的走線；未被匹配終結(jié)的傳輸線，過(guò)量電容或電感以及阻抗失配。過(guò)多的信號(hào)延時(shí)可能導(dǎo)致時(shí)序錯(cuò)誤和器件功能的混亂。電路設(shè)計(jì)師必須確定最壞情況下的時(shí)間延時(shí)以確保設(shè)計(jì)的正確性。 多次跨越邏輯電平門限錯(cuò)誤 信號(hào)在跳變的過(guò)程中可能多次跨越邏輯電平門限從而導(dǎo)致這一類型的錯(cuò)誤。反射信號(hào)產(chǎn)生的原因：過(guò)長(zhǎng)的走線，未被終結(jié)的傳輸線，過(guò)量電容或電感以及 阻抗失配。雖然大多數(shù)元件接收端有輸入保護(hù)二極管保護(hù)，但有時(shí)這些過(guò)沖電平會(huì)遠(yuǎn)遠(yuǎn)超過(guò)元件電源電壓范圍，損壞元器件。 信號(hào)線距離地線越近，線間距越大，產(chǎn)生的串?dāng)_信號(hào)越小。因此解串?dāng)_的方法是移開發(fā)生串?dāng)_的信號(hào)或屏蔽被嚴(yán)重干擾的信號(hào)。 EMI 表現(xiàn)為當(dāng)數(shù)字系統(tǒng)加電運(yùn)行時(shí)，會(huì)對(duì)周圍環(huán)境輻射電磁波，從而干擾周圍環(huán)境中電子設(shè)備的正常工作。目前已有進(jìn)行 EMI 仿真的軟件工具，但 EMI 仿真器都很昂貴，仿真參數(shù)和邊界條件設(shè)置又很困難，這將直接影響仿真結(jié)果的準(zhǔn)確性和實(shí)用性。 （ 六 ） 、避免傳輸線效應(yīng)的方法 針對(duì)上述傳輸線問(wèn)題所引入的影響，我們從以下幾方面談?wù)効刂七@些影響的方法?，F(xiàn)在普遍使用的很高時(shí)鐘頻率的快速集成電路芯片更是存在這樣的問(wèn)題。工作頻率在 50MHz 布線長(zhǎng)度應(yīng)不大于 英寸。對(duì)于 GaAs 芯 片最大的布線長(zhǎng)度應(yīng)為 英寸。 合理規(guī)劃走線的拓?fù)浣Y(jié)構(gòu) 解決傳輸線效應(yīng)的另一個(gè)方法是選擇正確的布線路徑和終端拓?fù)浣Y(jié)構(gòu)。當(dāng)使用高速邏輯器件時(shí)，除非走線分支長(zhǎng)度保持很短，否則邊沿快速變化的信號(hào)將被信號(hào)主干走線上的分支走線所扭曲。 對(duì)于菊花鏈布線，布線從驅(qū)動(dòng)端開始，依次到達(dá)各接收端。在控制走線的高次諧波干擾方面，菊花鏈走線效果最好。實(shí)際設(shè)計(jì)中，我們是使菊花鏈布線中分支長(zhǎng)度盡可能短，安全的長(zhǎng)度值應(yīng)該是： Stub Delay = Trt *. 例如，高速 TTL 電路中的分支端長(zhǎng)度應(yīng)小于 英寸。但是這種走線結(jié)構(gòu)使得在不同的信號(hào)接收端信號(hào)的接收是不同步的。采用自動(dòng)布線器是完成星型布線的最好的方法。終 中國(guó)最大的管理資料下載中心 (收集 \整理 . 部分版權(quán)歸原作者所有 ) 第 15 頁(yè) 共 18 頁(yè) 端電阻的阻值應(yīng)和連線的特征阻抗相匹配。 在上面的兩個(gè)例子中使用了簡(jiǎn)單的終端電阻，實(shí)際中可選擇使用更復(fù)雜的匹配終端。 RC 匹配終端可以減少功率消耗，但只能使用于信號(hào)工作比較穩(wěn)定的情況。其缺點(diǎn)是RC 匹配終端中的電容可能影響信號(hào)的形狀和傳播速度。這種方式用于時(shí)間延遲影響不大的總線驅(qū)動(dòng)電路。 最后一種方式為分離匹配終端，這種方式匹配元件需要放置在接收端附近。典型的用于 TTL 輸入信號(hào) (ACT, HCT, FAST)。通常 SMD 表面貼裝電阻比通孔元件具有較低的電感，所以SMD 封裝元件成為首選。 垂直安裝方式中電阻的一條安裝管腳很短，可以減少電阻和電路板間的熱阻，使電阻的熱量更加容易散發(fā)到空氣中。水平安裝方式因安裝較低有更低 中國(guó)最大的管理資料下載中心 (收集 \整理 . 部分版權(quán)歸原作者所有 ) 第 16 頁(yè) 共 18 頁(yè) 的電感。 抑止電磁干擾的方法 很好地解決信號(hào)完整性問(wèn)題將改善 PCB 板的電磁兼容性(EMC)。對(duì)復(fù)雜的設(shè)計(jì)采用一個(gè)信號(hào)層配一個(gè)地線層是十分有效的方法。表面積層通過(guò)在普通工藝 PCB 上增加薄絕緣層和用于貫穿這些層的微孔的組合來(lái)實(shí)現(xiàn) ，電阻和電容可埋在表層下，單位面積上的走線密度會(huì)增加近一倍，因而可降低 PCB 的體積。 其它可采用技術(shù) 為減小集成電路芯片電源上的電壓瞬時(shí)過(guò)沖，應(yīng)該為集成電路芯片添加去耦電容。 中國(guó)最大的管理資料下載中心 (收集 \整理 . 部分版權(quán)歸原作者所有 ) 第 17 頁(yè) 共 18 頁(yè) 當(dāng)去耦電容直接連接在集成電路的電源管腿上而不是連接在電源層上時(shí)，其平滑毛刺的效果最好。 任何高速和高功耗的器件應(yīng)盡量放置在一起以減少電源電壓瞬時(shí)過(guò)沖。 走線構(gòu)成一個(gè) 不穿過(guò)同一網(wǎng)線或其它走線的環(huán)路的情況稱為開環(huán)。兩種情況都會(huì)形成天線效應(yīng) (線天線和環(huán)形天線 )。閉環(huán)是一個(gè)必須考慮的問(wèn)題，因?yàn)樗a(chǎn)生的輻射與閉環(huán)面積近似成正比。本文所闡述的方法就是專門針對(duì)解決這些高速電路設(shè)計(jì)問(wèn)題的。如高速器件布局時(shí)位置靠近，雖可以減少延時(shí)，但可能產(chǎn)生串?dāng)_和顯著的熱效應(yīng)。高速 PCB 設(shè)計(jì)手段的采用構(gòu)成了設(shè)計(jì)過(guò)程的可控性，只有可控的，才是可靠的，也才能是成功的！
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