高速pcb設計指南之四-閱讀頁
2025-02-02 16:13本頁面
【正文】 三種方式進入電子線路。防護方法：①建立完善的屏蔽結(jié)構(gòu)，帶有接地的金屬屏蔽殼體可將放電電流釋放到地。③內(nèi)部電路如果要與金屬外殼相連時，要用單點接地，防止放電電流流過內(nèi)部電路。⑤在印刷板入口處增加保護環(huán)（環(huán)與接地端相連）。(2) 系統(tǒng)含有大功率，大電流驅(qū)動電路，如產(chǎn)生火花的繼電器，大電流開關等。 為增加系統(tǒng)的抗電磁干擾能力采取如下措施：(1)選用頻率低的微控制器：選用外時鐘頻率低的微控制器可以有效降低噪聲和提高系統(tǒng)的抗干擾能力。雖然方波的高頻成份的波的幅度，比基波小，但頻率越高越容易發(fā)射出成為噪聲源，微控制器產(chǎn)生的最有影響的高頻噪聲大約是時鐘頻率的3倍。信號輸入端靜態(tài)輸入電流在1mA左右，輸入電容10PF左右，輸入阻抗相當高，高速CMOS電路的輸出端都有相當?shù)膸лd能力，即相當大的輸出值，將一個門的輸出端通過一段很長線引到輸入阻抗相當高的輸入端，反射問題就很嚴重，它會引起信號畸變，增加系統(tǒng)噪聲。信號在印制板上的延遲時間與引線的特性阻抗有關，即與印制線路板材料的介電常數(shù)有關。微控制器構(gòu)成的系統(tǒng)中常用邏輯電話元件的Tr（標準延遲時間）為3到18ns之間。也就是說，信號在印刷線路上的引線越短越好，最長不宜超過25cm。當信號的上升時間快于信號延遲時間，就要按照快電子學處理。用以下結(jié)論歸納印刷線路板設計的一個規(guī)則：信號在印刷板上傳輸，其延遲時間不應大于所用器件的標稱延遲時間。信號在AB線上的延遲時間是Td。在C點，由于AB上信號的傳輸與反射，會感應出一個寬度為信號在AB線上的延遲時間的兩倍，即2Td的正脈沖信號。干擾信號的強度與C點信號的di/at有關，與線間距離有關。CMOS工藝制造的微控制由輸入阻抗高，噪聲高，噪聲容限也很高，數(shù)字電路是迭加100~200mv噪聲并不影響其工作。如印刷線路板為四層板，其中有一層是大面積的地，或雙面板，信號線的反面是大面積的地時，這種信號間的交叉干擾就會變小。特性阻抗與信號線到地間的介質(zhì)的介電常數(shù)的平方成反比，與介質(zhì)厚度的自然對數(shù)成正比?？捎镁植科帘蔚?，在有引結(jié)的一面引線左右兩側(cè)布以地線。電路中微控制器的復位線，中斷線，以及其它一些控制線最容易受外界噪聲的干擾。模擬電路中的模擬信號更經(jīng)受不住來自電源的干擾。電容的分布電感不可忽略，電感的分布電容不可忽略。一個集成電路本身的封裝材料引入2~6pf電容。一個雙列直扦的24引腳集成電路扦座，引入4~18nH的分布電感。(6)元件布置要合理分區(qū)元件在印刷線路板上排列的位置要充分考慮抗電磁干擾問題，原則之一是各部件之間的引線要盡量短。G處理好接地線印刷電路板上，電源線和地線最重要。對于雙面板，地線布置特別講究，通過采用單點接地法，電源和地是從電源的兩端接到印刷線路板上來的，電源一個接點，地一個接點。所謂模擬地、數(shù)字地、大功率器件地開分，是指布線分開，而最后都匯集到這個接地點上來。對于高頻和數(shù)字信號，屏蔽電纜兩端都接地。對噪聲和干擾非常敏感的電路或高頻噪聲特別嚴重的電路應該用金屬罩屏蔽起來。好的高頻去耦電容可以去除高到1GHZ的高頻成份。設計印刷線路板時，每個集成電路的電源，地之間都要加一個去耦電容。它的并行共振頻率大約在7MHz左右，也就是說對于10MHz以下的噪聲有較好的去耦作用，對40MHz以上的噪聲幾乎不起作用。在電源進入印刷板的地方和一個1uf或10uf的去高頻電容往往是有利的，即使是用電池供電的系統(tǒng)也需要這種電容。最好不用電解電容，電解電容是兩層溥膜卷起來的，這種卷起來的結(jié)構(gòu)在高頻時表現(xiàn)為電感，最好使用膽電容或聚碳酸醞電容。 降低噪聲與電磁干擾的一些經(jīng)驗。(2) 可用串一個電阻的辦法，降低控制電路上下沿跳變速率。(4) 使用滿足系統(tǒng)要求的最低頻率時鐘。石英晶體振蕩器外殼要接地(6)用地線將時鐘區(qū)圈起來，時鐘線盡量短。對進入印制板的信號要加濾波，從高噪聲區(qū)來的信號也要加濾波，同時用串終端電阻的辦法，減小信號反射。(9) 閑置不用的門電路輸入端不要懸空，閑置不用的運放正輸入端接地，負輸入端接輸出端。(11) 印制板按頻率和電流開關特性分區(qū)，噪聲元件與非噪聲元件要距離再遠一些。(13) 時鐘、總線、片選信號要遠離I/O線和接插件。(15) 對A/D類器件，數(shù)字部分與模擬部分寧可統(tǒng)一下也不要交叉。(17) 元件引腳盡量短，去耦電容引腳盡量短。高速線要短要直。(20) 石英晶體下面以及對噪聲敏感的器件下面不要走線。(22) 任何信號都不要形成環(huán)路，如不可避免，讓環(huán)路區(qū)盡量小。每個電解電容邊上都要加一個小的高頻旁路電容。使用管狀電容時，外殼要接地
黨政相關相關推薦
鄂ICP備17016276號-1