高速pcb設(shè)計指南之二-閱讀頁
2025-07-15 10:26本頁面
【正文】 和第二面的時候，會發(fā)生兩次對回流焊接溫度的暴露。 一般成本考慮 與ＰＣＢ電鍍或涂鍍有關(guān)的成本不總是詳細界定的。其他的可能對不是其能力之內(nèi)的成本有一個額外的費用，因為板必須送出去最后加工。這個額外處理的費用可能沒有清晰地界定為對客戶的一個額外開支；可是，總的板成本受到影響。設(shè)計者與制造工程師必須通過試驗或工藝效率評估仔細地權(quán)衡每一個因素。對于細導(dǎo)線、高元件密度或密間距技術(shù)與μＢＧＡ，平整的外形是必須的。 在所有涂敷和電鍍的選擇中，Ｎｉ／Ａｕ是最萬能的(只要金的厚度低于５μ″)。雖然表面涂層特性之間的平衡將影響最終選擇，但是可行性與總的ＰＣＢ成本最可能決定最后的選擇。對于密間距元件的焊接，一個受控的裝配工藝取決于一個平整均勻的安裝座。如果密間距元件在裝配中不使用，使用ＨＡＳＬ工藝是可行的選擇。雖然許多工藝工程師寧可阻焊層分開板上所有焊盤特征，但是密間距元件的引腳間隔與焊盤尺寸將要求特殊的考慮。對于ＢＧＡ的阻焊層，許多公司提供一種阻焊層，它不接觸焊盤，但是覆蓋焊盤之間的任何特征，以防止錫橋。表面貼裝ＰＣＢ，特別是那些使用密間距元件的，都要求一種低輪廓感光阻焊層。干薄膜阻焊材料是以０．０７－０．１０ｍｍ（０．００３－０．００４″）厚度供應(yīng)的，可適合于一些表面貼裝產(chǎn)品，但是這種材料不推薦用于密間距應(yīng)用。通常，阻焊的開口應(yīng)該比焊盤大０．１５ｍｍ（０．００６″）。低輪廓的液體感光阻焊材料是經(jīng)濟的，通常指定用于表面貼裝應(yīng)用，提供精確的特征尺寸和間隙。雖然使用小型的密間距元件提供布局的靈活性，但是將很復(fù)雜的多層基板報上的元件推得更近，可能犧牲可測試性和修理。一些公司正企圖將幾個電路功能集成到一兩個多芯片的ＢＧＡ元件中來釋放面積的限制。 芯片規(guī)模的ＢＧＡ封裝被許多人看作是新一代手持與便攜式電子產(chǎn)品空間限制的可行答案。當為這些元件選擇最有效的接觸點間距時，必須考慮硅芯片模塊的尺寸、信號的數(shù)量、所要求的電源與接地點和在印制板上采用這些元件時的實際限制。在較小封裝概念中的這種迅速增長是必須的，它滿足產(chǎn)品開發(fā)商對減小產(chǎn)品尺寸、增加功能并且提高性能的需求。 提高敏感器件抗干擾性能的常用措施如下： （1）布線時盡量減少回路環(huán)的面積，以降低感應(yīng)噪聲。除減小壓降外，更重要的是降低耦 合噪聲。其它IC的閑置 端在不改變系統(tǒng)邏輯的情況下接地或接電源。 （5）在速度能滿足要求的前提下，盡量降低單片機的晶振和選用低速數(shù)字 電路。 第三篇 印制電路板的可靠性設(shè)計去耦電容配置在直流電源回路中，負載的變化會引起電源噪聲。配置去耦電容可以抑制因負載變化而產(chǎn)生的噪聲，是印制電路板的可靠性設(shè)計的一種常規(guī)做法，配置原則如下： ●電源輸入端跨接一個10～100uF的電解電容器，如果印制電路板的位置允許，采用100uF以上的電解電容器的抗干擾效果會更好。如遇到印制電路板空間小而裝不下時，可每4～10個芯片配置一個1～10uF鉭電解電容器，這種器件的高頻阻抗特別小，在500kHz～20MHz范圍內(nèi)阻抗小于1Ω，而且漏電流很小（）?！ 袢ヱ铍娙莸囊€不能過長，特別是高頻旁路電容不能帶引線。PCB布線對PCB的電磁兼容性影響很大，為了使PCB上的電路正常工作，應(yīng)根據(jù)本文所述的約束條件來優(yōu)化布線以及元器件/接頭和某些IC所用去耦電路的布局 （一）、PCB材料的選擇 當傳輸線導(dǎo)體間的距離d小于同其它相鄰導(dǎo)體間的距離時，就能做到更低的耦合，或者更小的串擾（見《電子工程專輯》2000年第1期應(yīng)用指南）。設(shè)計之前，可根據(jù)下列條件選擇最經(jīng)濟的PCB形式：對EMC的要求 組裝與生產(chǎn)的能力設(shè)計成本 電磁屏蔽的成本 根據(jù)輸出信號的轉(zhuǎn)換情況，SVCC、SVEE及VEEVCC之間的傳輸線需要表示出來，如圖1所示。信號電流由電路輸出級的對稱性決定。 圖1：顯示三種特定傳輸線的（數(shù)字）IC之間典型互聯(lián)圖 圖2：IC去耦電路。 邏輯電路噪聲容限 （二）、信號線路及其信號回路 這就意味著信號回路電流的40％到50％自由地就流向了PCB上其它線路。對兩個（子）電路塊間的每一塊信號路徑，無論是模擬的還是數(shù)字的，都可以用三種傳輸線來表示，如圖1所示，其中阻抗可從表1得到。TTL邏輯電路由高電平向低電平轉(zhuǎn)換時，吸收電流會大于電源電流以，在這種情況下，通常將傳輸線定義在Vcc和S之間，而不是VEE和S之間。 布線應(yīng)使每條信號線和它的信號回路盡可能靠近（信號和電源布線均適用）。 （三）、IC的去耦 在大于諧振頻率時，電容表現(xiàn)得象個電感，這就意味著di/dt受到了限制。dV/dt 圖4：PCB上環(huán)路的輻射 這時則需要在盡可能靠近IC管腳的地方加入另外一個小陶瓷電容（100100Pf）,與LF去耦電容并聯(lián)。 例如：1MHz*1μHzZ1=Rs=大于諧振頻率時，傳輸線的特征阻抗Z0（此時將IC的阻抗看作電源負載）等于：Z0 =（Ltrace/Cdecoupling）的平方根 但它仍然會決定IC電源管腳間的電壓波動，表3給出了電源信噪容限為25％時，兩個IC間的傳輸線數(shù)量從3條減少到了1條（見圖3）。因此，對每個IC采用適當?shù)娜ヱ罘椒ǎ篖choke+。對于τr3ns的高速邏輯電路，與去耦電容串聯(lián)的全部電感必須要很低（見表3）。如要求更快的上升時間，就必須縮短去耦電容的引腳。另外采用電源管腳在中間的SO封裝還可得到進一步的改善。 （四）、根據(jù)輻射決定環(huán)路面積 由于對產(chǎn)品的EM輻射有強制性要求，因此環(huán)路區(qū)域的面積和線路長度都受到限制，如果采用非屏蔽外殼，這種限制將直接由PCB來實現(xiàn)。注意：如果在異步邏輯電路設(shè)計中采用串聯(lián)端接負載，必須要注意會出現(xiàn)準穩(wěn)性，特別是對稱邏輯輸入電路無法確定輸入信號是高還是低，而且可能會導(dǎo)致非定義輸出情況。 用角頻率表示，環(huán)路的輻射阻抗仍隨頻率平方成正比。電流波形由電壓波形決定，電流半寬時間約等于電壓的上升時間。τr為電壓的上升時間，約等于電流半寬時間τH。最大環(huán)路面積由時鐘速率、邏輯電路類型（=輸出電流）和PCB上同時存在的開關(guān)環(huán)路數(shù)量n決定。如果所用的時鐘速率超過30MHz，就必須要采用多層電路板，在這種情況下，環(huán)氧樹脂的厚度與層數(shù)有關(guān)，在60至300μm之間。 為避免這種共模影響，必須使靠近接頭的參考地和PCB上電路的接地層、接地網(wǎng)格或電路參考地隔開，如果可能，這些接地片應(yīng)接到產(chǎn)品的金屬外殼上。所有的接頭要盡可能靠近放置，以防止外部電流流過PCB上的線路或參考地。電纜的選擇由流過電纜的信號幅度和頻率成分決定。如果時鐘速率超過1MHz時，就需要更好的屏蔽電纜。通常，除同軸電纜外，電纜的屏蔽不應(yīng)用作為信號回路。通過在信號輸入/輸出和地/參考點之間串入無源濾波器以減少射頻成分，可以不必采用高質(zhì)量屏蔽和相應(yīng)接頭。14 /
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