課程設(shè)計(jì)基于fpga的vga圖像漢字顯示及_ps_2鍵盤(pán)控制設(shè)計(jì)與應(yīng)用-閱讀頁(yè)
2025-06-19 07:08本頁(yè)面
【正文】 process(vt) begin if ((vt = 480+8+2) and (vt 480+8+2+2)) then vs = 39。 else vs = 39。 end if。 process(clk) begin if (rising_edge(clk)) then if(ht=640 and vt=480)then r=rgbin(2)or rgbin1(2)。 b=rgbin(0)or rgbin1(0)。039。039。039。 end if。 end ONE。 use 。 use 。 key1,key2,key3,key4 : in std_logic。 xx: in std_logic_vector(9 downto 0)。 htin : in std_logic_vector(9 downto 0)。 qout : out std_logic_vector(2 downto 0)。 flag:in std_logic。 end mid。 signal vt : std_logic_vector(9 downto 0)。 signal romaddr_temp : std_logic_vector(13 downto 0)。 signal count_tempv : std_logic_vector(9 downto 0)。 signal tx: std_logic_vector(9 downto 0)。 signal m,t: std_logic 。 signal tempxx: integer range 0 to 640。 constant wide: integer:=128。 begin Assign pin ht = htin。 qout = qout_temp。 (ht(6 downto 0)count_temph(6 downto 0))。 count_tempv=vt。 if((vt ty) or (vt ty+long)) then qout_temp=000。input else qout_temp=000。 if((httx) and (httx + wide)) then if ((vt ty1)and (vt ty+2))or (( vt ty+long1 ) and ( vt ty+long+2 ) ) then qout_temp=100。 end if。 end if。 end if。 div: process(clk) begin if (clk39。139。 clkm = 39。 else clk_count =0000000000000000000000001。139。 end if。 move process(clk) variable y : std_logic_vector(8 downto 0)。 variable o,j:integer range 0 to 1:=0。 begin if(clkm39。139。 flag amp。j:=0。j:=0。j:=j1。j:=j+1。 end case。 if(clkm39。139。039。e:=e+1。 if(key2=39。)then d:=d1。end if。039。e:=0。 if(key4=39。)then d:=0。end if。 if (rising_edge(clk)) then z:=z+1。 if(m=39。)then y:=y+d。 end if。039。 else x:=xe。 if(x=640wide)then t=39。 end if。039。 if(y=480long)then m=39。 end if。039。 end if。 tx=x。 end process。 鍵盤(pán)控制模塊 library ieee。 use 。 entity keyboard is port ( clk: in std_logic。 ps/2 鍵盤(pán)時(shí)鐘輸入 kb_data: in std_logic。ps/鍵盤(pán)鍵值輸出 flag: out std_logic )。 architecture behave of keyboard is signal dataerror :std_logic。 signal kbcodereg :std_logic_vector(7 downto 0)。 signal kbclkfall :std_logic。 signal t :std_logic_vector(3 downto 0)。 signal flag1 :std_logic。event and clk =39。) then kbclkreg=kb_clk。 end if。 ps/2 鍵 盤(pán) 數(shù) 據(jù) 接 收 進(jìn) 程 process(clk) begin if (clk39。139。139。039。039。139。 parity=39。 elsif (kbclkfall=39。and dataing=39。) then if t =9 then 接受停止位 if (kb_data=39。) then dataing=39。 dataerror=39。 else dataerror=39。 end if。 elsif (t=80) then 接受奇校驗(yàn)位 if (kb_data=parity) then dataerror=39。 else dataerror=39。 end if。 else接收數(shù)據(jù)位 shiftdata=kb_data amp。 parity=parity xor kb_data。 end if。 end if。 process(clk) 對(duì)接收到的 ps/2 鍵盤(pán)數(shù)據(jù)分析處理 begin if (clk39。139。 flag=39。 keycode(7 downto 0)=00000000 。039。 end if。039。 end if。 end behav
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