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數(shù)字時(shí)鐘設(shè)計(jì)報(bào)告-閱讀頁

2024-10-27 05:55本頁面
  

【正文】 ,很難按時(shí)完成的,在此,我衷心感謝我的指導(dǎo)老師,我學(xué)到了很多東西。 九、 參考文獻(xiàn)目錄 潘松,黃繼業(yè) .EDA 技術(shù)實(shí)用教程 —— Verilog HDL 版【 M】 .5 版。 11 USE 。 USE 。 SET11:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 SEC,MIN,HOUR:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0))。 ARCHITECTURE ONE OF TOPCLOCK IS COMPONEN SECOND 秒元件的例化 PORT(CLK,RESET: IN STD_LOGIC。 ENSEC:OUT STD_LOGIC)。 COMPONENT MINUTE 分元件的例化 PORT(CLKM,RESET,SET,MINH: IN STD_LOGIC。 MIN:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0)。 END COMPONENT。 SET1: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END COMPONENT。 MIN,SEC: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END COMPONENT。 秒分、分時(shí)、時(shí)之間的連接信號(hào) SIGNAL ENA:STD_LOGIC_VECTOR(7 DOWNTO 0)。 u2:MINUTE PORT MAP(RESET=RESET,SET=SETT,SET1=SET11,MINH=MINHH,MIN=MIN,CLKM=ENM,ENMIN=ENH)。 u4:ALARM1 PORT MAP(RESET=RESET,MIN=MIN,SEC=SEC,CLK1=CLK1,ALARM=ALARM)。 秒模塊 LIBRARY IEEE。 USE 。 ENTITY SECOND IS 秒實(shí)體 PORT(CLK,RESET:IN STD_LOGIC。 ENSEC:OUT STD_LOGIC)。 ARCHITECTURE A OF SECOND IS 秒結(jié)構(gòu)體 BEGIN PROCESS(CLK,RESET) BEGIN IF RESET=39。THEN SEC=00000000。EVENT AND CLK=39。THEN IF SEC=01011001THEN SEC=00000000。139。 SEC(3 DOWNTO 0)=0000。ensec=39。 END IF。 END PROCESS。 分模塊 LIBRARY IEEE。 USE 。 ENTITY MINUTE IS 分實(shí)體 PORT(CLKM,SET,RESET,MINH:IN STD_LOGIC。 MIN:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0)。 驅(qū)動(dòng)時(shí)計(jì)時(shí)信 END。139。 ELSIF SET=39。AND MINH=39。THEN MIN=SET1。EVENT AND CLKM=39。THEN IF MIN=01011001THEN MIN=00000000。139。 MIN(3 DOWNTO 0)=0000。ENMIN=39。 END IF。 END PROCESS。 時(shí)模塊 LIBRARY IEEE。 USE 。 ENTITY HOUR1 IS 時(shí)實(shí)體 PORT(CLKH,SET,RESET,MINH:IN STD_LOGIC。 HOUR:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0))。 ARCHITECTURE A OF HOUR1 IS 時(shí)結(jié)構(gòu)體體 BEGIN PROCESS(CLKH,RESET,SET,MINH) BEGIN IF RESET=39。THEN HOUR=00000000。139。039。 ELSIF CLKH39。139。 清零 ELSIF HOUR(3 DOWNTO 0)=1001 THEN 進(jìn)位 HOUR(7 DOWNTO 4)=HOUR(7 DOWNTO 4)+1。 ELSE HOUR(3 DOWNTO 0)=HOUR(3 DOWNTO 0)+1。 END IF。 END。 14 USE 。 USE 。 SEC,MIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END。039。 報(bào)時(shí)語句,持續(xù)兩秒 ELSE ALARM=39。 END IF。 E
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