數(shù)字時鐘設(shè)計報告-wenkub
2022-10-18 05:55:36 本頁面
【正文】 CLK和 CLK1，CLK=1Hz，對秒進行計數(shù)，當秒計數(shù)為 60 時，產(chǎn)生脈沖控制分，當分計數(shù)為 60 時對，產(chǎn)生脈沖控制時，當時計數(shù)為 23，分為 59，秒為59 時，下一脈沖來臨時則重新計時恢復(fù)為 00 時 00 分 00 秒，并且報時，時間為兩秒，報時頻率由 CLK1 控制。 按鍵部分：復(fù)位鍵：高低平有效；設(shè)定時間鍵：高電平有效；時間控制鍵：高電平控制對分的設(shè)定，低電平控制對時的設(shè)定；鍵（ IO49，IO42， IO48， IO43）四個控制時分的高四位，鍵（ IO47， IO44， IO46，IO45）四個控制時分的低四位。 USE 。 SEC:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0)。139。139。 清零，驅(qū)動分模塊 ELSIF 進位語句 SEC(3 DOWNTO 0)=1001 THEN SEC(7 DOWNTO 4)=sec(7 DOWNTO 4)+1。039。 END。 USE 。 ENMIN:OUT STD_LOGIC)。THEN MIN=00000000。139。139。清零，驅(qū)動時模塊 ELSIF MIN(3 DOWNTO 0)=1001 THEN 進位語句 MIN(7 DOWNTO 4)=MIN(7 DOWNTO 4)+1。039。 END。 USE 。 END。 ELSIF SET=39。THEN HOUR=SET1。THEN IF HOUR=00100011THEN HOUR=00000000。 END IF。 6 圖 7 報時模塊 圖 8 LIBRARY IEEE。 ENTITY ALARM1 IS 報時實體 PORT(RESET,CLK1:IN STD_LOGIC。 ARCHITECTURE A OF ALARM1 IS 報時結(jié)構(gòu)體 BEGIN PROCESS(CLK1,SEC,MIN,RESET) BEGIN IF MIN=00000000 AND RESET=39。039。 7 圖 9 五、 全系統(tǒng)聯(lián)調(diào)，整機電路，波形圖 圖 10 8 圖 11 圖 12 六、 硬件測試及說明 本項目實驗包括四個模塊，分別為秒計時模塊（ SECOND），分計時模塊（ MINTUE），時計時模塊（ HOUR）以及整點報時模塊（ ALARM1）。當時間為整點時，蜂鳴器報時，時間持續(xù) 2 秒。 EDA 軟件，可方便地在計算機上進行電路設(shè)計、仿真，其電路結(jié)構(gòu)及設(shè)計觀念可以很容易地被修正；也 可方便地更換所需要的元件。我必需 感謝同學(xué)和老師們無私的幫助， 因為 是你們讓我感受到團結(jié)的力量，更讓我學(xué)會了更多的知識，在這里真誠的感謝你們！ 回顧總結(jié)，通過此次 課程 設(shè)計論文，讓我學(xué)到了許多，不止是一些新的理論知識和具體的動手實踐。理論與實踐都匱乏，不僅是專業(yè)知識，其它方面的知識了解的也少。知道老師認真負責(zé)的工作態(tài)度，嚴謹?shù)闹螌W(xué)精神和深厚的理論水平都使我獲益非淺。 USE 。 ALARM:OUT STD_LOGIC。 SEC:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0)。 SET1: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 COMPONENT HOUR1 時元件的例化 PORT(CLKH,RESET,SET,MINH: IN STD_LOGIC。 COMPONENT ALARM1 報時元件的例化 PORT(RESET,CLK1: IN STD_LOGIC。 SIGNAL ENM,ENH:STD_LOGIC。 u3:HOUR1 12 PORT MAP(RESET=RESET,SET=SETT,SET1=SET11,MINH=MINHH,HOUR=HOUR, CLKH=ENH)。 USE 。 SEC:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0)。139。139。 清零，驅(qū)動分模塊 ELSIF 進位語句 SEC(3 DOWNTO 0)=1001 THEN SEC(7 DOWNTO 4)=sec(7 DOWNTO 4)+1。039。 END。 USE 。 ENMIN:OUT STD_LOGIC)。THEN MIN=00000000。139。139。清零，驅(qū)動時模塊 ELSIF MIN(3 DOWNTO 0)=1001 THEN 進位語句
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