hdb3編碼器的設計-閱讀頁
2025-03-23 17:58本頁面
【正文】 輸出為 4位，高 2位為符號位（ 01=+1 11=1 00=0），低 2位為數(shù)值位（ 00=0 01=1 11=v 10=B） 上圖中 code_out 是十進制顯示，例如“ 7”，即“ 0111”，實則“ +V”。 此次 專業(yè)綜合 課程設計，讓我受益匪淺。經(jīng)過 自己 的努力， 在老師耐心細致的指導 和同學的幫助下，我順利完成了課程設計，也掌握了專業(yè)綜合 系統(tǒng)設計的基本方法，達到了預期的目的。正所謂“紙上得來終覺淺，絕知此事要躬行”，實 踐才能出真知。另外， 我要感謝學院給了我這次學習和研究的機會，我還要感謝 王立 老師的悉心輔導和同學的幫助，我學到了很多東西，感受頗深。 除此之外，我也發(fā)現(xiàn)了自己的不足，語言表達能力還不夠強，編程能 力還不足，有些預先的想法都未能實現(xiàn)。 12 五、 參考文獻 [l] 通信原理 .樊昌信，曹麗娜 .國防工業(yè)出版社， 2021 [2] Altera CPLD MAXII240_570 學習板使用指南 [3] 段吉海，黃智偉 .基于 CPLD/FPGA 的數(shù)字通信系統(tǒng)建模與設計 .電子工業(yè)出版社， 2021 [4] 肖明波譯 .通信系統(tǒng)仿真原理與無線應用 .機械工業(yè)出版社 .2021 13 六、 附 錄 實驗源程序及注釋 //V 模塊程序 輸出與輸入之間關系 ： 01=1 11=v 00=0 module insert_v(clk,code_in,code_out)。 output code_out。 reg [2:0] count=0。 if(count==3) //連續(xù)出現(xiàn) 4 個 0，輸出為 V，并清零 count begin code_out=39。 count=0。b00。b01。 end else code_out=39。 end endmodule //B 模塊程序 輸出與輸入之間關系 ： 00=0 01=1 11=v 10=B module insert_B(clk,code_in,code_out)。 input [1:0] code_in。 //B 模塊的輸出為兩位 reg [1:0] code_out。 //count 記錄兩次 000V 之間 1 的個數(shù)的奇偶，若為奇數(shù)個，不變，否則變?yōu)锽00V 14 reg [1:0] s1=0,s2=0,s3=0。 //表示是否出現(xiàn)了 000V always(posedge clk ) begin s1=code_in。 s3=s2。b00) //輸入為 0，輸出不變 code_out=s3。b01) //輸入為 1，輸出不變，奇偶改變 begin count=count+1。 end else if(code_in==39。 //沒出現(xiàn)，則輸出不變，并記錄此次 V code_out=s3。b10。 code_out=s3。b00。 input clk。 //輸入為 B 模塊的輸出 output [3:0] code_out。 reg flag。b00) //輸入為 0 碼時，則輸出信號為 0000 code_out={239。 else if(code_in==39。b11,code_in}。b01,code_in}。b01||code_in==39。b01,code_in}。 end else begin code_out={239。 flag=1。b0000。 input clk。 reg code_r_out。 initial begin m = 639。 end always (posedge clk) 16 begin m[4:0] = m[5:1] 。 code_r_out = m[0] 。 input clk。 reg[7:0] temp。 clk128 = temp[7]。 wire code_r_out。 random r(.clk(clk128),.code_r_out(code_r_out))。 insert_B B(.clk(clk128),.code_in(code_v_out),.code_out(code_B_out))。 endmodule
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