課程設(shè)計(jì)論文-基于vhdl的hdb3編譯碼器的設(shè)計(jì)-閱讀頁(yè)
2024-11-27 20:32本頁(yè)面
【正文】 圖 42 扣 V 扣 B 模塊框圖 5 實(shí)際電路連接圖 HDB3 編譯碼器電路連接圖 6 總結(jié) 通過(guò)一步步有條不紊的分析和思考，更重要的是在設(shè)計(jì)中，根據(jù)實(shí)際情況，對(duì)設(shè)計(jì)初期的思想做不斷完善和改進(jìn)，因?yàn)樵谠O(shè)計(jì)之前的思路，只能說(shuō)是一個(gè)大體的方向，很多時(shí)候，實(shí)際的操作和設(shè)計(jì)要細(xì)致和復(fù)雜的多，或者原來(lái)的想法根本就行不通，得從實(shí)際設(shè)計(jì)的角度一步步來(lái)完成了這樣一個(gè)系統(tǒng)設(shè)計(jì)。 2020； （ 2）朱正偉著《 EAD技術(shù)及應(yīng)用》 .清華大學(xué)出版社。 entity hdb3a is port(reset,clk,datain: in std_logic。 end entity。整數(shù) begin process(reset,clk,datain) is begin if reset=39。 then counter=0。 elsif(clk=39。 and clk39。039。 if counter=3 then 連 4個(gè) 0了 dout=11。 else dout=00。 else dout=01。 end if。 end process。 補(bǔ) B模塊 library ieee。 use 。 datain: in std_logic_vector(1 downto 0)。輸出 end。兩組 4位移位寄存器 signal flag,even:integer range 0 to 1。139。event)then檢測(cè)上升沿 D1(3)=datain(1)。 D1(2 downto 0)=D1(3 downto 1)。 end if。 process(reset,clk,D1,D0) is begin if reset=39。 then flag=0。 elsif(clk=39。 and clk39。139。139。檢測(cè)有 V碼輸入 else flag=0。 if(D1(0)=39。 and D0(0)=39。)then even=even+1。139。139。下一個(gè) V 到來(lái)清零 end if。 end process。039。 elsif(clk=39。 and clk39。139。139。輸出 B碼 else dout=D1(0)amp。 end if。 end process。 極性變換 library ieee。 use 。 datain: in std_logic_vector(1 downto 0)。 end entity。定義一個(gè)信號(hào) even begin process(reset,clk,datain)is begin if reset=39。 then even=39。 dout=00。139。event)then if datain=11 then if even=39。 then dout=11。 正電平 1 end if。139。039。 else even=39。 dout=11。 else dout=00。 end if。 end。 use 。 entity hdb3 is port(reset,clk,datain:in std_logic。 end。 dout: out std_logic_vector(1 downto 0))。 ponent hdb is調(diào)用 B 檢測(cè)器聲明語(yǔ)句 port(reset,clk:in std_logic。 dout: out std_logic_vector(1 downto 0))。 ponent hdb3c is調(diào)用極性轉(zhuǎn)換聲明語(yǔ)句 port(reset,clk: in std_logic。 dout: out std_logic_vector(1 downto 0))。 signal d1,d2:std_logic_vector(1 downto 0)。端口映射 B: hdb port map(reset,clk,d1,d2)。 end。 use 。 entity hdb3decoder is port(clk:in std_logic。 dout:out std_logic)。 architecture rtl of hdb3decoder is signal D1,D0:std_logic_vector(3 downto 0)。 begin t=datain。139。event)then D1(2 downto 1)=D1(3 downto 2)。 end if。 process(clk,datain) is begin if(clk=39。 and clk39。039。039。D0(0)=D0(1)。039。039。039。039。D0(3)=t(0)。D0(0)=D0(1)。 end if。 process(clk)is begin if(clk=39。 and clk39。139。139。039。139。139。039。 end if。 e
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