高速pcb設(shè)計(jì)指南之八-在線瀏覽
2024-09-23 10:19本頁(yè)面
【正文】 流的變化； dt 表示電流的傳輸時(shí)間 (信號(hào)的上升時(shí)間 )。 IC 封裝在電磁干擾控制中 的作用 IC 封裝通常包括：硅基芯片、一個(gè)小型的內(nèi)部 PCB 以及焊盤(pán)。小型PCB 實(shí)現(xiàn)硅基芯片上的信號(hào)和電源與 IC 封裝上的對(duì)應(yīng)管腳之間的連接，這樣就實(shí)現(xiàn)了硅基芯片上信號(hào)和電源節(jié)點(diǎn)的對(duì)外延伸。對(duì)電容 和電感 (對(duì)應(yīng)于電場(chǎng)和磁場(chǎng) )控制的好壞在很大程度上取決于整個(gè)傳輸路徑設(shè)計(jì)的好壞。 首先看硅基芯片與內(nèi)部小電路板之間的連接方式。這種技術(shù)之所以應(yīng)用廣泛是因?yàn)楣杌酒蛢?nèi)部小電路板的熱脹系數(shù)(CTE)相近。如果硅基芯片的電氣連接點(diǎn)直接安裝在內(nèi)部小 PCB 上的話，那么在一段相對(duì)較短的時(shí)間之后， IC 封裝內(nèi)部溫度的變化導(dǎo)致熱脹冷縮，這種方式的連接就會(huì)因?yàn)閿嗔?而失效。 采用綁定線的問(wèn)題在于，每一個(gè)信號(hào)或者電源線的電流環(huán)路面積的增加將導(dǎo)致電感值升高。這就要求選擇使用一種特殊的 PCB 板基材料，這種材料應(yīng)該具有極低的 CTE。 一般來(lái)說(shuō)，在 IC 封裝設(shè)計(jì)中，降低電感并且增大信號(hào)與對(duì)應(yīng)回路之間或者電源與地之間電容是選擇集成電路芯片過(guò)程的首選考慮。 BGA 封裝的 IC 芯片同任何常用的封裝類型相比具有最低的引線電感。 引線結(jié)構(gòu)設(shè)計(jì)的一 個(gè)重要特征是管腳的分配。 電源和地管腳應(yīng)該成對(duì)分配，每一個(gè)電源管腳都應(yīng)該有對(duì)應(yīng)的地管腳相鄰分布，而且在這種引線結(jié)構(gòu)中應(yīng)該分配多個(gè)電源和地管腳對(duì)。由于習(xí)慣上的原因，現(xiàn)在市場(chǎng)上的許多 IC 芯片并沒(méi)有完全遵循上述設(shè)計(jì)規(guī)則，然而 IC 設(shè)計(jì)和生產(chǎn)廠商都深刻理解這種設(shè)計(jì)方法的優(yōu)點(diǎn)，因而在新的 IC 芯片設(shè)計(jì)和發(fā)布時(shí) IC 廠商更 關(guān)注電源的連接。實(shí)際情況并非如此，即使思想最前衛(wèi)的 IC廠商也沒(méi)有如此分配 IC 芯片的管腳，而是采用其它折衷方法。而對(duì)于四方扁平封裝 (QFP)或者其它鷗翼 (gull wing)型封裝形式的 IC 來(lái)說(shuō)，在信號(hào)組的中心放置一個(gè)信號(hào)的返回路徑是不現(xiàn)實(shí)的，即便這樣也必須保證每隔 4 到 6 個(gè)管腳就放置一個(gè)信號(hào)返回管腳。有的 IC 使用地管腳 (如 TTL 器件 )作為信號(hào)的返回路徑，而有的IC 則使用電源管腳 (如絕大多數(shù)的 ECL 器件 )作為信號(hào)的返回路徑，也有的 IC 同時(shí)使用電源和地管腳 (比如大多數(shù)的 CMOS器件 )作為信號(hào)的返回路徑。 IC 芯片中電源和地管腳的合理分布不僅能夠降低 EMI，而且可以極大地改善地彈反射 (ground bounce)效果。 IC 封裝中另一個(gè)需要關(guān)注的重要問(wèn)題是芯片內(nèi)部的 PCB 設(shè)計(jì)，內(nèi)部 PCB 通常也是 IC 封裝中最大的組成部分，在內(nèi)部 PCB設(shè)計(jì)時(shí)如果能夠?qū)崿F(xiàn)電容和電感的嚴(yán)格控制，將極大地改善設(shè)計(jì)系統(tǒng)的整體 EMI 性能。更理想的情況是四層的 PCB 板，中間的兩層分別是電源和地平面層，外面的兩層作為信號(hào)的布線層。低阻抗的平面層可以極大地降低電源總線上的電壓瞬變，從而極大地改善 EMI 性能。 其它相關(guān)的 IC 工藝技術(shù)問(wèn)題 集成電路芯片偏置和驅(qū)動(dòng)的電源電壓 Vcc 是選擇 IC 時(shí)要注意的重要問(wèn)題。5V 電源電壓的 IC 芯片驅(qū)動(dòng) 50Ω 傳輸線時(shí)，吸納的電流為100mA； 電源電壓的 IC 芯片驅(qū)動(dòng)同樣的 50Ω?jìng)鬏斁€時(shí)，吸納電流將減小到 66mA； IC 芯片驅(qū)動(dòng)同樣的 50Ω?jìng)鬏斁€時(shí)，吸納電流將減小到 36mA。低壓差分信號(hào)器件 (LVDS)的信號(hào)電壓擺幅僅有幾百毫伏，可以想象這樣的器件技術(shù)對(duì) EMI 的改善將非常明顯。 IC 輸出級(jí) 通過(guò) IC 的電源管腳吸納的電流都是由電路板上的去耦網(wǎng)絡(luò)提供的。這樣將降低 “Ldi/dt”表達(dá)式中的 “L”項(xiàng)。一種最直接的解決方法是將所有的電源去耦都放在 IC 內(nèi)部。對(duì)于 IC 廠商來(lái)說(shuō)，這不僅昂貴而且很難實(shí)現(xiàn)。目前僅有少數(shù)高端微處理器采用了這種技術(shù)，但是 IC 廠商們對(duì)這項(xiàng)技術(shù)的興趣正與日俱增，可以預(yù)見(jiàn)這樣的設(shè)計(jì)技術(shù)必將在未來(lái)大規(guī)模、高功耗的 IC 設(shè)計(jì)中普遍應(yīng)用。 傳輸線 終端匹配也是影響 EMI 的重要問(wèn)題。信號(hào)反射也是影響信號(hào)完整性的一個(gè)重要因素。這種技術(shù)通過(guò)減少 “Ldi/dt”中的 “di”項(xiàng)來(lái)達(dá)到降低 EMI 的目的。檢查 IC 芯片是否采用了這 樣的技術(shù)可以更加清楚 IC 的輸出阻抗。值得注意的是串聯(lián)終端匹配的IC 采用了信號(hào)轉(zhuǎn)換的反射模型。 最后，某些 IC 芯片輸出信號(hào)的斜率也受到控制。電源總線上如此大的浪涌電流勢(shì)必產(chǎn)生非常大的電壓瞬變(V=Ldi/dt)。這種技術(shù)通過(guò)提升表達(dá)式 “Ldi/dt”中的信號(hào)上升時(shí)間 “dt”項(xiàng)來(lái)減小 EMI。 總之，選擇 IC 器件的一個(gè)最基本的規(guī)則是只要能夠滿足設(shè)計(jì)系統(tǒng)的時(shí)序要求就應(yīng)該選擇具有最長(zhǎng)上升時(shí)間的元器件。將有疑問(wèn)的 IC 芯片安裝到一個(gè)專門(mén)設(shè)計(jì)的測(cè)試電路板上，啟動(dòng)時(shí)鐘運(yùn)行和高速數(shù)據(jù)操作。 第二篇 實(shí)現(xiàn) PCB 高效自動(dòng)布線 的設(shè)計(jì)技巧和要點(diǎn) 盡管現(xiàn)在的 EDA 工具很強(qiáng)大，但隨著 PCB 尺寸要求越來(lái)越小，器件密度越來(lái)越高， PCB 設(shè)計(jì)的難度并不小。 現(xiàn)在 PCB 設(shè)計(jì)的時(shí)間越來(lái)越短，越來(lái)越小的電路板空間，越來(lái)越高的器件密度，極其苛刻的布局規(guī)則和大尺寸的元件使得設(shè)計(jì)師的工作更加困難。但專用的 EDA 工具并不能產(chǎn)生理想的結(jié)果，也不能達(dá)到 100%的布通率，而且很亂 ，通常還需花很多時(shí)間完成余下的工作。下面是一般 的設(shè)計(jì)過(guò)程和步驟。如果設(shè)計(jì)要求使用高密度球柵陣列 (BGA)組件，就必須考慮這些器件布線所需要的最少布線層數(shù)。板的大小有助于確定層疊方式和印制線寬度，實(shí)現(xiàn)期望的設(shè)計(jì)效果。近幾年來(lái)，多層板之間的成本差別已經(jīng)大大減小。在設(shè)計(jì)之前認(rèn)真的規(guī)劃將減少布線中很多的麻煩。為完成布線任務(wù)，布線工具需要在正確的規(guī)則和 限制
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