【正文】 .........................................................................24 6 結論 ...........................................................................................................................26 致 謝 .........................................................................................................................27 參考文獻 .........................................................................................................................28 附錄 1 系統(tǒng)原理圖 ..............................................................................29 附錄 2 相關模塊程序設計 ..............................................................................30 基于 DDS 的精密正弦信號發(fā)生器的設計 1 1 緒論 課題背景 DDS 是直接數(shù)字式頻率合成器（ Direct Digital Synthesizer）的英文縮寫。 在當前社會中應用非常廣泛，如通訊、導航、雷達、遙控遙測、電子測量以及現(xiàn)代化的儀器儀表工業(yè)等領域。 另外隨著 21 世紀的到來，人類正在跨入信息時代。而大規(guī)模可編程器件 CPLD/FPGA 在集成度、功能和速度上的優(yōu)勢正好滿足通信系統(tǒng)的這些要求。由于數(shù)字技術在處理和傳輸信息方面的各種優(yōu)點，數(shù) 字技術和數(shù)字集成電路的使用已經(jīng)成為構成現(xiàn)代電子系統(tǒng)的重要標志。因此自集成電路問世以來，集成規(guī)模便以 10 倍 /6 年的速度增長。為滿足個人電腦、無繩電話和高速數(shù)據(jù)傳輸設備的發(fā)展需求，電子廠商們越加迫切地追求電子產(chǎn)品的高功能、優(yōu)品質、低成本、微功耗和微小封裝尺寸 [2]。 目前，我國的電子產(chǎn)品市場正在迅速的壯大，市場前景廣闊。FPGA/CPLD(Complex Programmable Logic Device)所具有的靜態(tài)可重復編程和動態(tài)在系統(tǒng)重構的特性，使得硬件的功能可以像軟件一樣通過編程來修改，這樣就極大地提高了電子系統(tǒng)設計的靈活性和通用性，縮短了產(chǎn)品的上市時間并降低可電子系統(tǒng)的開發(fā)成 本， 與此同時 通訊、導航、雷達、遙控遙測、電子測量以及現(xiàn)代化的儀器儀表工基于 DDS 的精密正弦信號發(fā)生器的設計 2 業(yè)等領域對于 DDS 的精度和人性化操作的要求越來越高。僅靠原理圖輸入方式已不能滿足要求，采用硬件描述語言 VHDL 的設計方式應運而生，解決了傳統(tǒng)用電路原理圖設計大系統(tǒng)工程時的諸多不便，成為電子電路設計人員的最得力助手。隨著現(xiàn)代無線電通信事業(yè)的發(fā)展，移動通信雷達制導武器和電子對抗等系統(tǒng)對頻率合成器提出越來越高的要求。 隨著數(shù)字信號處理和集成電路技術的發(fā)展，直接數(shù)字頻率合成（ DDS） 的 應用也越來越廣泛。由于模擬調(diào)相方法有生產(chǎn)性差、調(diào)試不方便、調(diào)制度控制不精確等缺點，因此采用數(shù)字方法實現(xiàn)各種模擬調(diào)制也越來越普遍 [3]。因此本 設計 介紹了一種 由單片機控制，并 采 用 FPGA 實現(xiàn) DDS 功能，產(chǎn)生頻率和相位可調(diào)的正弦波信號的方法。信號的頻率、相位可通過鍵盤輸入并顯示。 本文主要 研究的 工作 和目標 信號發(fā)生器一般是指能自動產(chǎn)生具有一定頻率和幅度的正弦波、三角波（鋸齒波）、方波（矩形波）、階梯波等電壓波形的電路或儀器 [4]。 設計目標實現(xiàn)信號發(fā)生器特性 要求 如下： （ 1）信號發(fā)生器頻率范圍為 20Hz 到 20KHz，進步頻率為 20Hz； （ 2）信號發(fā)生器產(chǎn)生兩路輸出正弦波信號，峰峰值分別在 5V變化； （ 3）信號發(fā)生器數(shù)字顯示頻率、相位差等參數(shù)?！?359176。； 基于 DDS 的精密正弦信號發(fā)生器的設計 4 2 設計 方案 的概述及 論證 系統(tǒng)的性能要求 首先對本題目進行分析知， 信號發(fā)生器由 單片機 、接口電路、 FPGA、低通濾波器 、 D/A 轉換等部分 組成， 其中主要為用 FPGA 實現(xiàn)直接數(shù)字頻率合成器 (DDS)的功能及單片機的控制功能。 可知 系統(tǒng)的性能要求 如下 ： （ 1） 頻率范圍 20Hz～ 20KHZ，步進 20Hz； （ 2） 相位 差 0176。步進 1176。 方案論證與比較 由于本系統(tǒng)由多部分和模塊組成，在此根據(jù)各部分的基本原理，對各方案進行分析和比較從而得出好的設計方案。具體方案如下：首先通過頻率合成技術產(chǎn)生所需要頻率的方波，通過積分電路就可以得到同頻率的三角波，再經(jīng)過濾波器就可以得到正弦波。 方案二 ：采用專用 DDS 芯片 AD9852 來設計，其總體框圖如圖 21 所示。用 FPGA 和 DDS 實現(xiàn)信號調(diào)制，既克服了傳統(tǒng)的方法實現(xiàn)帶來的缺點， 若采用它來編程設計，必定會事半功倍，且使設計趨于理想狀態(tài)。但他的功能卻是固定的，使用起來不是那么靈活，不太適合該題目的設計。 采用 VHDL 語言來編程，然后下載文件到 FPGA 來實現(xiàn)。該方案是利用 FPGA具有的靜態(tài)可重復編程和動態(tài)在系統(tǒng)重構的特性，使得硬件的功能可以像軟件一樣通過編程來修改，極大地提高了電子系統(tǒng)設計的靈活性和通用性， 而且大大縮短了系統(tǒng)的開發(fā)周期。 方案確定 綜合考慮以各種方案的優(yōu)缺點， 選擇 方案三 。 此 設計 采用 DDS 技 術 作 為 本 設計 的核心，不僅 基于其低成本，而且 在輸 出 頻 率控制方面 也顯得 很方便。 由于 FPGA 對信號的處理功能不及微控制器，如果用它來做控制器的話，不僅代碼量非常大， FPGA 內(nèi)部資源使用量將非常大，甚至可能會出現(xiàn)資源不夠的情況，因此我們用 89S52 作為控制器來減輕 FPGA 的負擔，同時方便系統(tǒng)的設計。 相位累加器 ROM D/A變換 低通濾波 基于 DDS 的精密正弦信號發(fā)生器的設計 6 3 FPGA部分 設計 FPGA 的簡介 FPGA 是現(xiàn)場可編程門陣列 (Field Programmable Gate Array)的英語縮寫，它是在陣列的各個節(jié)點放上由門 、觸發(fā)器等做成的邏輯單元，并在各個單元之間預先制作了許多連線。它是作為專用集成電路（ ASIC）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。一片 FPGA 芯片就可以實現(xiàn)數(shù)百片甚至更多個標準數(shù)字集成電路所實現(xiàn)的系統(tǒng)。其速度快，功耗低，通用性強，特別適用于復雜系統(tǒng)的設計。 鑒于高頻疲勞試驗機控制器控制規(guī)模比較大，功能復雜，故我們在研制過程中，在傳統(tǒng)試驗機控制器的基礎上，通過 FPGA 技術及微機技術兩者的結合，來全面提升控制器系統(tǒng)的性能，使整機的工作效率、控制精度和電氣系統(tǒng)可靠性得到了提高，且操作方便而又不乏技術的先進性。這種 “ 山寨味 ” 很濃的系統(tǒng)早期優(yōu)勢不一定很明顯，類似 ARM 系統(tǒng)的境況但若能慢慢發(fā)揮出 FPGA 的優(yōu)勢，逐漸實現(xiàn)一些特色系統(tǒng)也是一種發(fā)展方向。這是一個不錯的行業(yè)，有很好的個人成功機會。 FPGA 芯片的選擇 隨著可編程邏輯器件應用的日益廣泛，許多 IC 制造廠家涉足 CPLD/FPGA 領域。 不同的廠家所提供的芯片也各有不同。主要產(chǎn)品有： MAX3000/7000,FLEX10K,APEX20K， ACEX1K， Stratix， Cyclone 等。 Altera 的 PLD 具有高性能、高集成度和高性價比的優(yōu)點，此外它還提供了功能全面的開發(fā)工具和豐富的 IP基于 DDS 的精密正弦信號發(fā)生器的設計 8 核、宏功能庫等，因此 Altera 的產(chǎn)品獲得了廣泛的應用。 XILINX 是 FPGA 的發(fā)明者，老牌 FPGA 公司，是最大可編程邏輯器件供應商之一。開發(fā)軟件為ISE。 全球 PLD/FPGA 產(chǎn)品 60%以上是由 Altera 和 Xilinx 提供的。 Lattice 是 ISP 技術的發(fā)明者 ,ISP 技術極大的促進了 PLD產(chǎn)品的發(fā)展，與 ALTERA和 XILINX 相比，其開發(fā)工具略遜一籌。 99 年收購 Vantis（原 AMD 子公司） ,成為第三大可編程邏輯器件供應商。主要產(chǎn)品有ispMACH4000， EC/ECP,XO,XP 以及可編程模擬器件等 。綜合考慮設計、仿真和調(diào)試的全過程，在此主要考慮選用 Altera 公司的 FLEX10K 系列的 FPGA 芯片。 同時，可為用戶提供多達 3K? 8 位的片內(nèi) RAM，其雙口 RAM 為獨立的讀寫操作提供了獨立的讀、寫端口，且每個 I/O 口都有寄存器； PLL 時鐘管理和時鐘增強電路提高了系統(tǒng)的性能，并且可以提供時鐘倍頻；專用進位鏈路，可實現(xiàn)快速加法器和計數(shù)器功能；專用級聯(lián)鏈路，支持系統(tǒng)集成；支持多時鐘 系統(tǒng)的低時滯要求；具有JTAG邊界掃描測試內(nèi)速電路； Altera的 I/O多重電壓 FineLine BGA 封裝極大的提高了 FLEX10K 系列的靈活性和適應性。 本設計中采用 Altera公司的 FLEX10K系列芯片 EPF10K10LC844，作為實現(xiàn) DDS的 FPGA 芯片。 DDS 原理 及相關 介紹 直接數(shù)字頻率合成器 （ DDS）的基本原理： DDS 是利用采樣定理， 根據(jù)相位間隔對正弦信號進行取樣、量化、編碼，然后儲存在 EPROM 中構成一個正弦查詢表 ，通過查表法產(chǎn)生波形 [2]。 圖 31 直接數(shù)字頻率合成器原理框圖 相位累加器由 N 位加法器與Ｎ位累加寄存器 級聯(lián) 構成。累加寄存器 將 加法器在上一 個時鐘脈沖 作用后所 產(chǎn) 生的新相位 數(shù) 據(jù)回 饋 到加法器的 輸 入端，以使加法器在下一 個時鐘脈沖 的作用下 繼續(xù) 與 頻 率控制字相加。 用相位累 加器輸 出的 數(shù) 據(jù)作 為波形內(nèi) 存（ ROM）的相位取 樣 地址， 這樣 就可把存 儲 在波形 內(nèi) 存 內(nèi) 的波形抽 樣 值 （二 進 制 編碼 ） 經(jīng) 查找表查出，完成相位到幅值 轉換 。 低通 濾 波器用于 濾 除不需要的取 樣 分量，以便 輸 出 頻譜純凈 的正弦波信 號 。 fs K Fo 相位累加器 低通濾波器 D/A 轉換器 波形存儲 器 基于 DDS 的精密正弦信號發(fā)生器的設計 10 圖 32 相位累加器原理框圖 由此可以看出，相位累加器在 每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位。當相位累加器加滿量時就會產(chǎn)生一次溢出，溢出頻率就是 DDS 輸出的信號頻率。如果設定累加器的初始相位，則可以對輸出信 號進行相位控制。 各模塊發(fā)生原理 正弦波發(fā) 生模塊原理 為了增強系統(tǒng)的可靠性，我們在 相位累加器和正弦表之前各加了一個 32 位的寄存器用以隔離前后級。這樣按照公式計算則頻率分辨率為 Δf=Fclk/232=100M/232=，完全可以滿足系統(tǒng) 100Hz 步進的 要求。因為系統(tǒng)頻率分辨率為 ，因此我們設置了兩種頻率步進字分別為 10Hz 和 100Hz。 正弦波發(fā)生模塊原理 框 圖如 圖 33 所示 。該調(diào)制波經(jīng)過幅值放大以后，再與一個直流分量疊加，然后與載波相乘 就得到了AM 波，可以通過調(diào)節(jié)幅值放大倍數(shù)得到不同的調(diào)制度。調(diào)制波與一個常數(shù)（最大頻偏）相乘，得到的結果再與載波的頻率控制字相加， 所得到的信號即為調(diào)頻控制字，用此信號作為 ROM 的地址碼去查表，經(jīng)過DA 以后得到的就是調(diào)頻波。我們用了一個 M 序列發(fā)生器作為 10KHz 的基帶信號產(chǎn)生器，在 DDS 上做了一個使能端，當 M 序列輸出 1 時，輸出正弦波幅值最大，當 M 序列輸出 0 時，輸出 0。 這樣做不僅節(jié)省了FPGA 內(nèi)部資源，同時簡化了設 計的復雜度。同樣為了節(jié)省資源同時為了簡化設計，我們也是用了一個使能端來得到 FSK 信號。 正弦波發(fā)生 模塊的實現(xiàn) 頻率合成器方案 ： 頻率合成是指對一個標準信號頻率經(jīng)過一系列算術運算，產(chǎn)生具有相同精度和穩(wěn)定度的大量離 散頻率的技術 [5]。 因此得到越來越廣泛的應用，成為當今現(xiàn)代電子系統(tǒng)及設備中頻率源設計的首選 。可編程邏輯器件以其速度高、規(guī)模大、可編程，以及有強大 EDA 軟件支持等特性，十分適合實現(xiàn) DDS 技術 [7]。其基本環(huán)節(jié)由計數(shù) 器、只讀存儲器、數(shù)模轉換器和濾波器等組成。在時鐘脈沖 fc的控制下，對輸入頻率控制字 K 進行累加，累加滿量時產(chǎn)生溢出。相位累加器位數(shù)為 N，最大輸出為 2N 1，對應于 N2 的相位，累加一次就輸出一個相應的相位碼，通過查表得到正弦信號的幅度，然后經(jīng) D/A 轉換及低通濾波器濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波