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【正文】 11 0 0 01 0 1 01 1 1 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 1 陣列圖 Y1 Y2 Y3 Y4A A B B C C D D PLA及其應(yīng)用 PLA的陣列結(jié)構(gòu) 1 1 1I2 I1 I0O2 O1 O0與陣列 ( 可編程 )≥ 1 ≥ 1 ≥ 1或陣列 ( 可編程 ) 用 PLA實(shí)現(xiàn)邏輯函數(shù)的基本原理是基于函數(shù)的最簡(jiǎn)與或表達(dá)式，故 首先需要將邏輯函數(shù)化為最簡(jiǎn)與或表達(dá)式，然后根據(jù)最簡(jiǎn)與或表達(dá)式畫出 PLA的陣列圖。 1AY3111BCD≥ 1≥ 1≥ 1≥ 1Y2Y1Y0解 根據(jù)如圖所示 PAL與陣列的編程情況可知，函數(shù) Y3是由 4個(gè)與項(xiàng)相加組成的，這 4個(gè)與項(xiàng)分別為 ABC、 BCD、 ACD和 ABD，所以函數(shù) Y3的表達(dá)式為： AB DACDBCDAB C ????3同理，函數(shù) Y2是由 3個(gè)與項(xiàng)、和相加組成的，函數(shù) Y1是由2個(gè)與項(xiàng)和相加組成的，函數(shù) Y0是由個(gè)與項(xiàng) AB和相加組成的，所以： BAABBABAYDCBBAY???????012 GAL 1119121O L M C 118131O L M C 117141O L M C 116151O L M C 115161O L M C 114171O L M C 113181O L M C 112191O L M C 11OEC0 4 8 12 16 20 24 2811(19)(18)(17)(16)(15)(14)(13)(12)087151623243132394047485556633 7 1 1 1 5 1 9 2 3 2 7 31GAL器件在制造工藝上采用了 EECMOS工藝，可以反復(fù)編程，且集成度比 PAL有了較大的提高，其與陣列的規(guī)模大大超過了 PAL， 每個(gè)或門的輸入端數(shù)增加到 8～ 10個(gè)，可實(shí)現(xiàn)較為復(fù)雜的邏輯函數(shù)。 通過對(duì)OLMC編程，可實(shí)現(xiàn)多種形式的輸出，使用起來比 PAL更加靈活方便。 在 GAL中只有一部分引腳是可編程的 （ OLMC） ， 其他引腳都是固定的輸入腳 。 CPLD 如圖所示給出了一個(gè)典型 CPLD的內(nèi)部結(jié)構(gòu)框圖。在 GRP兩側(cè)各有一個(gè)巨模塊，每個(gè)巨模塊含 8個(gè)通用邏輯模塊（ GLB）、 一個(gè)輸出布線區(qū)（ORP）、 一組輸入總線和 16個(gè)輸入 /輸出模塊（ IOC）。 要將如此眾多的邏輯單元連接起來 ， 需要豐富的連線資源 ， 其布線的難度和復(fù)雜性較高 。 C L BI/ O B 可編程內(nèi)部連線輸入緩沖器O FFONMUX2DMUX 1I/ O 輸出三態(tài)控制ST輸入輸出緩沖器OEQI/ O 時(shí)鐘輸入通道輸出通道 XC系列 FPGA的內(nèi)部結(jié)構(gòu)框圖 可編程輸入 /輸出模塊（ I/OB） M U X 1組合邏輯電路ABCD輸入輸出XYGFK時(shí)鐘DSRQ存儲(chǔ)電路XC系列 FPGA的 CLB結(jié)構(gòu) 開關(guān)矩陣開關(guān)矩陣CL BBCKADXYCL BCL BCL BCL BCL B直接連線垂直通用連線 垂直長(zhǎng)線水平通用連線水平長(zhǎng)線XC系列 FPGA的 PI連接方式 CPLD/FPGA的編程技術(shù) 在系統(tǒng)編程技術(shù) ISP： ISP技術(shù)采用 EECMOS工藝，其編程數(shù)據(jù)存儲(chǔ)在 EEPROM中，通過電信號(hào)擦寫，無需專用的編程器就可編程，可預(yù)先將器件安裝在電路板上，預(yù)留編程口（插座），用微機(jī)通過編程電纜就可以在線對(duì)器件編程，使用非常方便。 在線配置技術(shù) ICR： ICR技術(shù)采用 SRAM工藝，在線寫入，無需專用的寫入器。由于 SRAM的寫入次數(shù)沒有限制，因此可無窮多次的配置。 反熔絲編程技術(shù) ：反熔絲開關(guān)是由在多晶
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