電子設(shè)計自動化(參考版)
2025-01-10 20:47本頁面
【正文】 演講完畢，謝謝觀看！ 。 （ 4）下載。默認(rèn)情況下，編程文件已根據(jù)當(dāng)前項(xiàng)目名選好，并顯示在編程窗口的右上角。請注意：這一步工作最好在關(guān)斷 PC機(jī)和電路板電源的情況下進(jìn)行，可以在開機(jī)前預(yù)先接好。 （ 2）硬件連接。 2．下載編程步驟 （ 1）打開編程窗口。 3．仿真結(jié)果分析 仿真結(jié)果分析由用戶人工進(jìn)行。按Start開始仿真。如是第一次保存，需輸入文件名。然后根據(jù)需要編輯輸入波形。從 Available Nodes Groups框中選擇信號，然后按“ =”箭頭，使所選信號名進(jìn)入 Selected Nodes Groups框。在 Type框中選擇信號類別，最常用的是 Input和Output（ 輸入、輸出）。 （ 3）確定需觀察的信號。從 File菜單中選擇 End Time… 項(xiàng)，鍵入仿真結(jié)束時間，按 OK。 此時便會出現(xiàn)一個波形圖編輯窗口。在管理器窗口的 File菜單中選擇 New…打開 New列表框。 3．運(yùn)行設(shè)計實(shí)現(xiàn) 做好必要的設(shè)置后，在編譯器窗口中按 Start就可以連續(xù)執(zhí)行后續(xù)的設(shè)計步驟，產(chǎn)生的數(shù)據(jù)文件的擴(kuò)展名會出現(xiàn)在各個執(zhí)行框的下方。如果編譯中未發(fā)現(xiàn)錯誤，則可以點(diǎn)擊窗口中的 Start， 接著做設(shè)計實(shí)現(xiàn)的工作。啟動編譯器后首先進(jìn)行編譯與電路網(wǎng)絡(luò)表提取工作。與由原理圖生成符號文件的方法一樣。在 File菜單中選擇 Save，保存輸入的 HDL源碼。 （ 3）輸入 HDL源碼。在 File菜單中選擇 Save As… 或 Save， 或在工具欄點(diǎn)擊按鈕，打開 Save As對話框，鍵入文件名并選擇文件擴(kuò)展名， MAX+plusⅡ 支持 3種 HDL： VHDL、 Verilog HDL和Altera HDL， 對應(yīng)的擴(kuò)展名依次為 vhd、 v和 tdf。點(diǎn)擊 OK。在管理器窗口的 File 菜單中選擇 New…打開 New列表框。建立符號文件的方法是，在 File菜單中選擇 Create Default Symbol項(xiàng)即可。 （ 7）建立默認(rèn)的符號文件。 （ 6）保存文件。內(nèi)部連線的命名方法是：選中連線，然后鍵入信號名。 （ 5）輸入 /輸出引腳和內(nèi)部連線命名。連線時若需要轉(zhuǎn)彎，則在轉(zhuǎn)折處松一下左鍵，再按住繼續(xù)移動。一直按住鼠標(biāo)左鍵拖至另一端口。 （ 4）連線。 重復(fù)這一步產(chǎn)生所有的輸入和輸出引腳 ， 也可以通過復(fù)制的方法得到所有引腳 。點(diǎn)擊 OK。 在原理圖編輯窗口空白處雙擊鼠標(biāo)左鍵或在 Symbol菜單中選擇 Enter Symbol便打開了 Enter Symbol對話框 。 （ 3） 放置輸入 、 輸出引腳 。相同的模塊可以采用復(fù)制的方法產(chǎn)生。 這樣所選元件（模塊）就會出現(xiàn)在編輯窗口。在原理圖編輯窗口空白處雙擊鼠標(biāo)左鍵或在 Symbol菜單中選擇 Enter Symbol， 打開 Enter Symbol對話框。 此時便會出現(xiàn)一個原理圖編輯窗口。在管理器窗口的 File 菜單中選擇New… 打開 New列表框。 設(shè)計輸入 指定項(xiàng)目名稱 ：在管理器窗口的 File→Project 菜單中選擇Name… 項(xiàng)打開 Project Name對話框，從 Project Name對話框中選擇適當(dāng)?shù)尿?qū)動器和目錄，鍵入項(xiàng)目名后點(diǎn)擊 OK。 下載編程 ：將設(shè)計階段生成的編程文件（熔絲圖文件或位流文件）裝入到可編程器件中。在仿真文件中加載不同的激勵，可以觀察中間結(jié)果以及輸出波形。設(shè)計實(shí)現(xiàn)時主要完成優(yōu)化和合并、映射、布局和布線以及生成編程文件 4個任務(wù)。 設(shè)計實(shí)現(xiàn) ：由 EDA開發(fā)工具根據(jù)設(shè)計輸入文件自動生成用于器件編程、波形仿真及延時分析等所需的數(shù)據(jù)文件。 PLD開發(fā)工具 MAX+plusⅡ PLD的設(shè)計過程 設(shè)計輸入 ：將所設(shè)計的電路以開發(fā)軟件要求的某種形式表達(dá)出來，并輸入到相應(yīng)的軟件中。未編程時多晶硅與擴(kuò)散層呈高阻狀態(tài)；在多晶硅和擴(kuò)散層兩端加上編程電壓時介質(zhì)擊穿，多晶硅與擴(kuò)散層導(dǎo)通。FPGA有多種在線配置方式可分成被動配置和主動配置兩類。由于 SRAM所存信息掉電時無法保存，因此每次通電都必須重新寫入編程數(shù)據(jù)，這類 FPGA的編程稱為配置。ISP技術(shù)采取了在信號引腳上增加三態(tài)門和增加編程接口與控制電路兩項(xiàng)措施來實(shí)現(xiàn)在系統(tǒng)編程。 Xilinx公司的 XC系列 FPGA器件由可編程輸入 /輸出模塊 （ 簡稱IOB） 、 可編程邏輯模塊 （ 簡稱 CLB） 和可編程連線資源 （ 簡稱 PI） 3種可編程邏輯單元組成 。 FPGA FPGA是由普通的門陣列 （ 需在制造廠加工 ， 又稱為掩膜門陣列 ） 發(fā)展而來的 ， 其結(jié)構(gòu)與 CPLD大不相同 ， 其內(nèi)部含有成千上萬個較小的邏輯單元 ， 所以在布局上呈二維分布 ?？偛季€區(qū)（ GRP） 是一個二維的開關(guān)陣列，負(fù)責(zé)將輸入信號送入通用邏輯模塊，并提供通用邏輯模塊之間的連接通路。 而在 CPLD中 ， 所有的信號引腳都可編程， 既可做輸入 ， 又可做輸出 ， 故稱為 I/O腳 。 1110010001≥ 1=1D011UCCAC0AC1( m )AC1( n )I/ O( n )接與陣列反饋C OEOECP T M U XT S M U XO M U XF M U
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