電子設(shè)計(jì)自動(dòng)化第二講-在線瀏覽
2025-02-23 18:13本頁面
【正文】 型 (Integer)。 USE IEEE. 。 q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 clock為輸入， STD_LOGIC型 q為輸出， STD_LOGIC_VECTOR型 8位總線，最高位 q[7],最低位 q[0] 也可以 q: OUT STD_LOGIC_VECTOR(0 TO 7) 前面的例子 無 ； 電子與通信工程系 14 結(jié)構(gòu)體描述一個(gè)設(shè)計(jì)的 結(jié)構(gòu)或行為 用 VHDL語言描述結(jié)構(gòu)體功能有 3種方法： （ 1）行為描述法 (behavioral)： （ 2）數(shù)據(jù)流描述法 (RTL or dataflow)： （ 3）結(jié)構(gòu)描述法 (structural)： 結(jié)構(gòu)體 （課本 P6 P229） 電子與通信工程系 15 例如： ARCHITECTURE mux21_arch OF mux21 IS BEGIN y=a when s=?0? else b。 結(jié)構(gòu)體的常用書寫格式為： ARCHITECTURE 結(jié)構(gòu)體名 OF 實(shí)體名 IS 說明語句 （用于對(duì)信號(hào)和常量進(jìn)行聲明） BEGIN 功能描述語句 END [ARCHITECTURE] [結(jié)構(gòu)體名 ]； 電子與通信工程系 16 ARCHITECTURE deco_arch OF deco IS BEGIN WITH num SELECT q=00111111 WHEN 0000, 00000110 WHEN 0001, 01011011 WHEN 0010, 01001111 WHEN 0011, 01100110 WHEN 0100, 01101101 WHEN 0101, 01111101 WHEN 0110, 00100111 WHEN 0111, 01111111 WHEN 1000, 01101111 WHEN 1001, 00000000 WHEN OTHERS。 電子與通信工程系 17 1．結(jié)構(gòu)體名稱的命名 結(jié)構(gòu)體的名稱可 自由命名 ，但通常命名為 behavioral 行為描述（數(shù)學(xué)模型描述）； dataflow( RTL) 數(shù)據(jù)流描述（寄存器傳輸描述）； structural 結(jié)構(gòu)描述（邏輯元件單元連接描述）。 電子與通信工程系 ENTITY mux21a IS PORT( a, b : IN BIT 。 y : OUT BIT ) 。 ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 39。 ELSE b 。 實(shí)體說明 結(jié)構(gòu)體 設(shè)計(jì)實(shí)體與結(jié)構(gòu)體的關(guān)系 圖 41 mux21a實(shí)體 圖 42 mux21a結(jié)構(gòu)體 2選 1多路選擇器的 VHDL描述 電子與通信工程系 19 、 VHDL語言的數(shù)據(jù)類型及運(yùn)算操作符 VHDL語言的標(biāo)識(shí)符是遵守以下規(guī)則的字符序列： （ 1）有效字符： （ A~Z， a~z）、（ 0~9）和（ _）。 （ 3）下劃線前后必須都有英文字母或數(shù)字。 下面是合法的標(biāo)識(shí)符： pulse_100ms Pulse_100ms PULSE_100MS 下面是不合法的標(biāo)識(shí)符： pulse100ms 2pulse_100ms _pulse_100ms pulse_100ms_ 標(biāo)識(shí)符 （課本 P247） 電子與通信工程系 20 在 VHDL語言中對(duì)象包括以下 3種：信號(hào)（ Signal）、變量（ Variable）和常數(shù)（ Constant）。 常數(shù)說明的一般格式如下： 固定值，不能在程序中被改變 增強(qiáng)程序的可讀性，便于修改程 常數(shù)是一個(gè) 全局量 。 電子與通信工程系 （ Signals） 代表連線， Port也是一種信號(hào) 沒有方向性，可給它賦值，也可當(dāng)作輸入 在 Package、 Entity、 Architecture中定義 用 = 進(jìn)行賦值 目標(biāo)信號(hào)名 = 表達(dá)式 AFTER 時(shí)間量 。 signal count： bit_vector(3 downto 0):=“0011”。 用 := 進(jìn)行賦值 用 := 進(jìn)行初始化 variable result : std_logic := ?0?。 變量在賦值時(shí)不能產(chǎn)生附加延時(shí)。 要使其全局有效，先
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