【正文】 模塊，LED顯示模塊。在使用總線互連方式時，與總線通信的器件通常要通過三態(tài)緩沖器與總線相連。三態(tài)緩沖器的輸出端可以用線與的方式和其他緩沖器的輸出端接在一起。下圖201為本例中三態(tài)緩沖器的仿真波形圖：圖201 三態(tài)緩沖器的仿真圖形2．?dāng)?shù)據(jù)選擇器（Multiplexer）在數(shù)字系統(tǒng)設(shè)計時，需要從多個數(shù)據(jù)源中選擇一個，這時就需要用到多路選擇器。上面的程序代碼還可以改寫為使用進(jìn)程的等價方式。在綜合的時候，EDA工具一般都忽略這一分支。圖202為本例中多路選擇器的仿真波形圖：圖202 多路選擇器的仿真圖形3．譯碼器（Decoder）譯碼器（Decoder）的輸入為N位二進(jìn)制代碼，輸出為2N個表征代碼原意的狀態(tài)信號，即輸出信號的2N位中有且只有一位有效。下面例2031為一個38譯碼器的VHDL源代碼模型：下圖203為本例中38譯碼器的仿真波形圖：圖203 38譯碼器的仿真圖形4．編碼器（Encoder）編碼器（Encoder）的行為是譯碼器行為的逆過程，它把2N個輸入轉(zhuǎn)化為N位編碼輸出。編碼器的用途很廣，比如說鍵盤輸入編碼等。下面例2051為一個移位器（Shifter）的VHDL源代碼模型：在這個模型中，如果sr＝‘1’且sl＝‘0’，移位器將輸入信號右移一位后賦給輸出信號；如果sr＝‘0’且sl＝‘1’，則移位器將輸入信號左移一位后賦給輸出信號。信號il和ir分別是左移操作和右移操作時在輸入數(shù)據(jù)右端（或左端）補(bǔ)上的數(shù)據(jù)?！M(jìn)行移位操作是常用的處理方法，但在VHDL’93版中增加了移位語句，可以直接實現(xiàn)移位操作。加法器中最小的單元是一位全加器，下面例2061為一位全加器（Adder）的VHDL源代碼模型：這個全加器中有兩個數(shù)據(jù)輸入端in1和in2，一個和輸出端sum以及一個進(jìn)位輸出端carry_out。為了提高運算速度，可以采用行波進(jìn)位加法器（RIPPLECARRY ADDER）。2．用撥位開關(guān)作為輸入，LED作為輸出，分別驗證結(jié)果的正確性。2．掌握VHDL對基本時序邏輯電路的建模。實驗儀器ZY11EDA13BE型實驗箱通用編程模塊，配置模塊，時鐘源模塊，開關(guān)按鍵模塊，LED顯示模塊。鎖存器一般可以分成三種基本類型：電平鎖存器、同步鎖存器和異步鎖存器。（1）電平鎖存器：電平鎖存器一般用在多時鐘電路，比如微處理器芯片中。例2111為單輸入電平鎖存器的VHDL模型：當(dāng)復(fù)位信號reset有效（高電平）時，鎖存器latch1被復(fù)位，輸出信號q為低電平；當(dāng)復(fù)位信號reset無效（低電平）時，如果s信號為高電平，輸出信號q輸出輸入端的值；當(dāng)s信號為低電平時，latch1的輸出信號q保持原值，亦即數(shù)據(jù)鎖存。下圖212為多輸入電平鎖存器的仿真波形圖：圖212 多輸入電平鎖存器的仿真圖形（2）同步鎖存器：同步鎖存器是指復(fù)位和加載功能全部與時鐘同步，復(fù)位端的優(yōu)先級較高。例2113為同步鎖存器的VHDL模型：每當(dāng)時鐘信號clk跳變時激活進(jìn)程，如果此時復(fù)位信號reset有效（高電平），鎖存器latch3被復(fù)位，輸出信號q為低電平；如果此時復(fù)位信號reset無效（低電平），并且裝載信號load有效（高電平），鎖存器latch3輸出信號q為輸入信號data；否則，鎖存器輸出保持原值，亦即數(shù)據(jù)鎖存。例2114為異步鎖存器的VHDL模型：每當(dāng)時鐘信號clk跳變或者復(fù)位信號reset激活進(jìn)程時，如果此時復(fù)位信號reset有效（高電平），鎖存器latch4被復(fù)位，輸出信號q為低電平；如果此時復(fù)位信號reset無效（低電平），并且正好時鐘上升沿到達(dá)，而裝載信號load有效（高電平），則鎖存器latch4輸出信號q為輸入信號data；否則，鎖存器輸出保持原值，亦即數(shù)據(jù)鎖存。常見的觸發(fā)器有三種：D觸發(fā)器、T觸發(fā)器和JK觸發(fā)器。按照有無復(fù)位信號和置位信號，以及復(fù)位、置位信號與時鐘是否同步，可以分為多種常見的D觸發(fā)器模型，以下將逐一給出示例和簡單的說明。圖215為簡單D觸發(fā)器的仿真波形圖：圖215 簡單D觸發(fā)器的仿真圖形例2122為帶異步置位D觸發(fā)器的VHDL模型：dff2是一個帶異步置位的D觸發(fā)器，當(dāng)時鐘信號clk或者置位信號prn有跳變時激活進(jìn)程。圖216為帶異步置位D觸發(fā)器的仿真波形圖：圖216 帶異步置位D觸發(fā)器的仿真圖形例2123為帶異步復(fù)位D觸發(fā)器的VHDL模型：dff3是一個帶異步復(fù)位的D觸發(fā)器，當(dāng)時鐘信號clk或者復(fù)位信號clr有跳變時激活進(jìn)程。圖217為帶異步復(fù)位D觸發(fā)器的仿真波形圖：圖217 帶異步復(fù)位D觸發(fā)器的仿真圖形例2124為帶異步復(fù)位和置位D觸發(fā)器的VHDL模型：dff4是一個帶異步復(fù)位和置位的D觸發(fā)器，當(dāng)時鐘信號clk、復(fù)位信號clr或者置位信號prn有跳變時激活進(jìn)程。圖218為帶異步復(fù)位和置位D觸發(fā)器的仿真波形圖：圖218 帶異步復(fù)位和置位D觸發(fā)器的仿真圖形例2125為帶同步置位D觸發(fā)器的VHDL模型。如果此時置位信號prn有效（高電平），D觸發(fā)器dff5被置位，輸出信號q為高電平；如果置位信號prn無效（低電平），而且此時時鐘出現(xiàn)上跳沿，則D觸發(fā)器dff5的輸出信號q變?yōu)檩斎胄盘杁；否則，D觸發(fā)器dff5的輸出信號q保持原值。如果此時復(fù)位信號clr有效（高電平），D觸發(fā)器dff6被復(fù)位，輸出信號q為低電平；如果復(fù)位信號clr無效（低電平），而且此時時鐘出現(xiàn)上跳沿，則D觸發(fā)器dff6的輸出信號q變?yōu)檩斎胄盘杁；否則，D觸發(fā)器dff6的輸出信號q保持原值。如果此時復(fù)位信號clr有效（高電平），D觸發(fā)器dff7被復(fù)位，輸出信號q為低電平；如果復(fù)位信號clr無效（低電平），而置位信號有效（高電平），D觸發(fā)器dff7被置位，輸出信號q為高電平；如果復(fù)位信號clr和置位信號prn都無效（低電平），而且此時時鐘出現(xiàn)上跳沿，則D觸發(fā)器dff7的輸出信號q變?yōu)檩斎胄盘杁；否則，D觸發(fā)器dff7的輸出信號q保持原值。按照有無復(fù)位、置位信號以及使能信號等，T觸發(fā)器也有多種類型。每當(dāng)時鐘信號clk或者復(fù)位信號clr有跳變時進(jìn)程被激活。圖2112為帶異步復(fù)位T觸發(fā)器的仿真波形圖：圖2112 帶異步復(fù)位T觸發(fā)器的仿真圖形例2129為帶異步置位T觸發(fā)器的VHDL模型：tff2是一個帶有異步置位的T觸發(fā)器。如果此時置位信號prn有效（高電平），T觸發(fā)器tff2被置位，輸出信號q為高電平；如果置位信號prn無效（低電平），而時鐘信號clk出現(xiàn)上跳沿，則T觸發(fā)器tff2的輸出信號q發(fā)生翻轉(zhuǎn)；否則，輸出信號q保持不變。每當(dāng)時鐘信號clk或者復(fù)位信號clr有跳變時進(jìn)程被激活。圖2114為帶使能端和異步復(fù)位T觸發(fā)器的仿真波形圖：圖2114 帶使能端和異步復(fù)位T觸發(fā)器的仿真圖形（3）JK觸發(fā)器JK觸發(fā)器中，J、K信號分別扮演置位、復(fù)位信號的角色。JKCLKQn+100↑Qn10↑101↑011↑NOT QnXX↓Qn表211 JK觸發(fā)器真值表按照有無復(fù)位（clr）、置位（prn）信號，常見的JK觸發(fā)器也有多種類型，例21211為基本JK觸發(fā)器的VHDL模型：jkff1是一個基本的JK觸發(fā)器類型。用case語句實現(xiàn)if條件語句，即簡化了語句，又增加了效率。每當(dāng)時鐘信號clk、置位信號prn或者復(fù)位信號clr有跳變時激活進(jìn)程。圖2116為帶異步復(fù)位、置位JK觸發(fā)器的仿真波形圖：圖2116 帶異步復(fù)位、置位JK觸發(fā)器的仿真圖形1．寄存器（Register）：寄存器（register）也是一種重要的基本時序電路。在數(shù)字系統(tǒng)設(shè)計中，可將寄存器分成通用寄存器和移位寄存器。例2131為通用寄存器的VHDL模型：reg是一個通用寄存器，在時鐘信號clk的上升沿，如果輸出使能信號enable有效（高電平），則輸入信號d送到寄存器中，輸出信號q為輸入信號d的值，否則輸出信號q保持原值不變，亦即起到鎖存數(shù)據(jù)的作用。移位寄存器種類繁多，大致可以歸納為邏輯移位寄存器和算術(shù)移位寄存器兩大類。例2132為簡單移位寄存器的VHDL模型：在每個時鐘的上升沿，移位寄存器