數(shù)字邏輯實驗報告-在線瀏覽
2024-09-14 16:29本頁面
【正文】 為“”.點擊“processing”選擇“Analyze current file”,檢查語法錯誤直至出現(xiàn)圖4.點擊“processing”中的“start”選擇”start analysis amp。 3. 點擊File中得New建立一個波形文件。界面1界面2點擊“Edit”中“end time”,出現(xiàn)界面3， us.界面3點擊“Edit”中“grid size”,出現(xiàn)界面4，將周期設定為100ns.界面4點擊，使其節(jié)點en成為高亮狀態(tài)，點擊左側(cè)欄中的，進入界面5，將開始值“start value”設為1，點擊“timing”,將開始時間“start time”設為0，結(jié)束時間“end time”,每個值的時間長度（半周期）“count every”設定為200ns,值“Muliplied by”為“1”。 界面5同理將節(jié)點a輸入開始值為0，半周期為80ns，其他為默認值的信號激勵。制作波形如下圖所示：點擊File/Save as以“.vwf”為擴展名存盤文件，命名為“”,保存時勾選“Add file to current file”選項。保存波形文件后，點擊”processing“中”Generate functional simulation netlist”,命令產(chǎn)生功能仿真網(wǎng)表。點擊左側(cè)欄中“simulator Settings”,在”Simulation mode”的下拉列表中選擇“Functional”,指定波形激勵文件”Silulation input“為本波形文件“”,點擊“OK”完成設定。若仿真成功，會提示仿真成功圖7，能夠從Simulation Report窗口查看結(jié)果。點擊File/Save as以“.vhd”為擴展名存盤文件，命名為“”,保存時勾選“Add file to current file”選項。use 。 dataout:out std_logic)。architecture bhv of oc isbegin process(datain) begin if(datain=39。)then dataout=39。 else dataout=39。 end if。end bhv。synthesis’進行分析綜合，直至出現(xiàn)圖2證明編譯成功。選擇菜單File——Create/ Update——Create Symbole File for Current File,直至創(chuàng)建子模塊成功出現(xiàn)下圖13.再File 中New建立一個VHDL文件
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