數(shù)字邏輯實(shí)驗(yàn)報(bào)告(文件)
【正文】 le中得New建立一個(gè)VHD文件。entity oc isport(datain:in std_logic。039。Z39。點(diǎn)擊“processing”選擇“Analyze current file”,檢查語(yǔ)法錯(cuò)誤直至出現(xiàn)圖11.點(diǎn)擊“processing”中的“start”選擇”start analysis amp。VHDL語(yǔ)言設(shè)計(jì)如下：結(jié)構(gòu)體描述：library ieee。end jidianji。end ponent。點(diǎn)擊“File”中“Save”,保存在工程文件夾里，命名為“”.點(diǎn)擊“processing”選擇“Analyze current file”,檢查語(yǔ)法錯(cuò)誤直至出現(xiàn)圖14.點(diǎn)擊“processing”中的“start”選擇”start analysis amp。界面12點(diǎn)擊“Edit”中“end time”,出現(xiàn)界面3， us.點(diǎn)擊“Edit”中“grid size”,出現(xiàn)界面4，將周期設(shè)定為100ns.界面4點(diǎn)擊，使其節(jié)點(diǎn)a成為高亮狀態(tài)，點(diǎn)擊左側(cè)欄中的，進(jìn)入界面15,將開(kāi)始時(shí)間“start time”設(shè)為0，結(jié)束時(shí)間“end time”,周期“period”設(shè)定為100ns,相位位移“offset ”設(shè)為0，占空比“Duty cycle”設(shè)為50%。 波形仿真及驗(yàn)證。點(diǎn)擊“Processing”中的“Start simulation”,開(kāi)始功能仿真。七．Programming芯片編程因?yàn)闆](méi)有數(shù)據(jù)線，暫時(shí)沒(méi)有進(jìn)行芯片編程。…（實(shí)驗(yàn)的心得）實(shí)驗(yàn)過(guò)程中經(jīng)過(guò)…對(duì)MaxplusⅡ的操作有了進(jìn)一步的認(rèn)識(shí)。我會(huì)回去多問(wèn)問(wèn)同學(xué)，上網(wǎng)找資料了解的。另外在波形仿真的時(shí)候?qū)覍也怀晒Γ瓉?lái)是沒(méi)有對(duì)更改過(guò)的波形文件保存并對(duì)以前的波形文件進(jìn)行覆蓋，所以一直都還是報(bào)出以前的錯(cuò)。三態(tài)門(mén)的使能端可對(duì)低電平有效。 實(shí)驗(yàn)結(jié)果與分析三態(tài)門(mén) 編譯過(guò)程a）編譯過(guò)程、調(diào)試結(jié)果 文件語(yǔ)法檢查沒(méi)有錯(cuò)誤，見(jiàn)圖1：圖1，見(jiàn)圖2：圖2新工程santai創(chuàng)建子模塊的符號(hào)文件成功，見(jiàn)圖3：圖3，見(jiàn)圖4：圖4，如圖5圖5 功能仿真a)功能仿真過(guò)程及仿真結(jié)果，見(jiàn)圖6：圖6，見(jiàn)圖7:圖7b)結(jié)果分析及結(jié)論制作的波形圖如圖8所示：圖8功能仿真結(jié)果如圖9所示：圖9當(dāng)輸入端en的輸入信號(hào)為高電平1時(shí)，輸出端b的輸出信號(hào)與輸入端a的輸入信號(hào)一致；當(dāng)輸入端en的輸入信號(hào)為低電平0時(shí)，輸出端b輸出信號(hào)為高電阻態(tài)，實(shí)現(xiàn)了三態(tài)門(mén)的使能端對(duì)低電平有效。出現(xiàn)成功后提示如下圖16后，點(diǎn)擊”assignments“中”settings”，出現(xiàn)界面6。點(diǎn)擊”View”
法律信息相關(guān)推薦
鄂ICP備17016276號(hào)-1