數(shù)字邏輯實驗報告(存儲版)
【正文】 圖5圖5 功能仿真a)功能仿真過程及仿真結果，見圖6：圖6，見圖7:圖7b)結果分析及結論制作的波形圖如圖8所示：圖8功能仿真結果如圖9所示：圖9當輸入端en的輸入信號為高電平1時，輸出端b的輸出信號與輸入端a的輸入信號一致；當輸入端en的輸入信號為低電平0時，輸出端b輸出信號為高電阻態(tài)，實現(xiàn)了三態(tài)門的使能端對低電平有效。另外在波形仿真的時候?qū)覍也怀晒?，原來是沒有對更改過的波形文件保存并對以前的波形文件進行覆蓋，所以一直都還是報出以前的錯。…（實驗的心得）實驗過程中經(jīng)過…對MaxplusⅡ的操作有了進一步的認識。點擊“Processing”中的“Start simulation”,開始功能仿真。界面12點擊“Edit”中“end time”,出現(xiàn)界面3， us.點擊“Edit”中“grid size”,出現(xiàn)界面4，將周期設定為100ns.界面4點擊，使其節(jié)點a成為高亮狀態(tài)，點擊左側(cè)欄中的，進入界面15,將開始時間“start time”設為0，結束時間“end time”,周期“period”設定為100ns,相位位移“offset ”設為0，占空比“Duty cycle”設為50%。end ponent。VHDL語言設計如下：結構體描述：library ieee。Z39。entity oc isport(datain:in std_logic。出現(xiàn)成功后提示如下圖6后，點擊”assignments“中”settings”，出現(xiàn)以下界面6。點擊“Edit”中“insert”的“insert nodes and bus_”,進入界面1，單擊“Node Finder”,進入界面2，在“Filter”下拉列表中選擇“Pins all”,點擊“l(fā)ist”，“Nodes Found”框格中出現(xiàn)節(jié)點，雙擊節(jié)點選中節(jié)點，使節(jié)點名出現(xiàn)在選中的節(jié)點框格“Selected Nodes”“OK”返回界面1,再點擊“OK”完成節(jié)點選擇。 dataout:out std_logic)。選擇菜單File——Create/ Update——Create Symbole File for Current File,直至創(chuàng)建子模塊成功出現(xiàn)下圖3.再File 中New建立一個VHDL文件。 else dataout=39。編寫源代碼VHDL設計源代碼如下：行為描述：library IEEE。 2．用邏輯圖和VHDL語言設計一個OC門（集電極開路門）。若再輸入下一級電路，對下級電路無任何影響，和沒接一樣。 dataout:out std_logic)。
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