數(shù)字邏輯實(shí)驗(yàn)報(bào)告-免費(fèi)閱讀
【正文】 其中，在進(jìn)行編譯時(shí)，語法出現(xiàn)了錯(cuò)誤，有些符號不能識別，將其大小寫轉(zhuǎn)換就沒有報(bào)錯(cuò)了。若仿真成功，會提示仿真成功圖17，能夠從Simulation Report窗口查看結(jié)果。點(diǎn)擊“確定”輸入信號激勵(lì)。begin uo:oc port map(a,c)。use 。 end if。 dataout:out std_logic)。點(diǎn)擊左側(cè)欄中“simulator Settings”,在”Simulation mode”的下拉列表中選擇“Functional”,指定波形激勵(lì)文件”Silulation input“為本波形文件“”,點(diǎn)擊“OK”完成設(shè)定。界面1界面2點(diǎn)擊“Edit”中“end time”,出現(xiàn)界面3， us.界面3點(diǎn)擊“Edit”中“grid size”,出現(xiàn)界面4，將周期設(shè)定為100ns.界面4點(diǎn)擊，使其節(jié)點(diǎn)en成為高亮狀態(tài)，點(diǎn)擊左側(cè)欄中的，進(jìn)入界面5，將開始值“start value”設(shè)為1，點(diǎn)擊“timing”,將開始時(shí)間“start time”設(shè)為0，結(jié)束時(shí)間“end time”,每個(gè)值的時(shí)間長度（半周期）“count every”設(shè)定為200ns,值“Muliplied by”為“1”。end ponent。VHDL語言設(shè)計(jì)如下：結(jié)構(gòu)體描述：library ieee。Z39。use 。三、實(shí)驗(yàn)原理 邏輯圖 真值表ENAOUT00HiZ01HiZ100111EN和A為輸入端，EN端輸入為0時(shí)，通過三態(tài)門，輸出端由A調(diào)節(jié)，當(dāng)EN輸入為1時(shí)，通過三態(tài)門，輸出為高阻態(tài)。.HiZ :高阻態(tài)，指的是電路的一種輸出狀態(tài)，既不是高電平也不是低電平。entity tri_s isport( enable,datain:in std_logic。 end if。use 。beginU0:tri_s port map(en,a,c)。點(diǎn)擊“確定”輸入信號激勵(lì)。點(diǎn)擊“Processing”中的“Start simulation”,開始功能仿真。end oc。 end process。entity jidianji isport(a:in std_logic。 b=c。點(diǎn)擊”View”中的”Zoom out”命令縮小波形顯示。 實(shí)驗(yàn)結(jié)果與分析三態(tài)門 編譯過程a）編譯過程、調(diào)試結(jié)果 文件語法檢查沒有錯(cuò)誤，見圖1：圖1，見圖2：圖2新工程santai創(chuàng)建子模塊的符號文件成功，見圖3：圖3，見圖4：圖4，如
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