數(shù)字邏輯實驗報告-閱讀頁
2024-08-23 16:29本頁面
【正文】 。use 。 b:out std_logic)。architecture jidianjimen of jidianji issignal c:std_logic。 dataout:out std_logic)。begin uo:oc port map(a,c)。end jidianjimen。synthesis’進行分析綜合，直至出現(xiàn)圖15證明編譯成功。點擊“Edit”中“insert”的“insert nodes and bus_”,進入界面1，單擊“Node Finder”,進入界面12，在“Filter”下拉列表中選擇“Pins all”,點擊“l(fā)ist”，“Nodes Found”框格中出現(xiàn)節(jié)點，雙擊節(jié)點選中節(jié)點，使節(jié)點名出現(xiàn)在選中的節(jié)點框格“Selected Nodes”“OK”返回界面1,再點擊“OK”完成節(jié)點選擇。點擊“確定”輸入信號激勵。制作波形如下圖所示：點擊File/Save as以“.vwf”為擴展名存盤文件，命名為“”,保存時勾選“Add file to current file”選項。保存波形文件后，點擊”processing“中”Generate functional simulation netlist”,命令產(chǎn)生功能仿真網(wǎng)表。點擊左側(cè)欄中“simulator Settings”,在”Simulation mode”的下拉列表中選擇“Functional”,指定波形激勵文件”Silulation input“為本波形文件“”,點擊“OK”完成設(shè)定。若仿真成功，會提示仿真成功圖17，能夠從Simulation Report窗口查看結(jié)果。OC門：a）編譯過程、調(diào)試結(jié)果 文件語法檢查沒有錯誤，見圖11：圖11，見圖12：圖12新工程jidianji創(chuàng)建子模塊的符號文件成功，見圖13：圖13，見圖14：圖14，如圖15圖15a)功能仿真過程及仿真結(jié)果，見圖16：圖16，見圖17:圖17b)結(jié)果分析及結(jié)論制作的波形圖如圖18所示：圖18功能仿真結(jié)果如圖8所示：圖8當輸入端a的輸入信號為高電平0時，輸出端b的輸出信號與輸入端a的輸入信號一致；當輸入端a的輸入信號為低電平1時，輸出端b輸出信號為高電阻態(tài)，實現(xiàn)了OC門的使能端對高電平有效。八、實驗結(jié)論（實驗概括總結(jié)與實驗心得）…（實驗的結(jié)論）三態(tài)門與OC門仿真成功。而oc門的使能端對高電平有效。其中，在進行編譯時，語法出現(xiàn)了錯誤，有些符號不能識別，將其大小寫轉(zhuǎn)換就沒有報錯了。對于電路設(shè)計某些部分，還是不太了解其作用原理。第 14 頁 共 14
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