【正文】 X位 2 的補(bǔ)碼，并以定點(diǎn)表示，并 1,對(duì)于 可以表示為：wX)( ???102)(wknknx() 式中：k 表示 的第 位，上標(biāo)為 0 的是符號(hào)位，因此可以定義一個(gè) 5bit 為)(X?變量的函數(shù) F 為： ()???),(2121knknknyx knknknknk ybxaxa210210 ????由此可以得到： ()???1)(bky ),(2121knknknyxF?? ),(0210210??nnnyxF由于 F 函數(shù)僅有 32 種可能取值，因此可以設(shè)計(jì)一個(gè) 32*b 位的 ROM 構(gòu)成的如圖 12描述的基于 ROM 的實(shí)現(xiàn)結(jié)構(gòu)。ROM 的輸入地址y由 組成。當(dāng)系數(shù)發(fā)生變化時(shí)，更改ROM 內(nèi)的數(shù)據(jù)十分不便，特別是當(dāng)階數(shù)比較大時(shí)，ROM 內(nèi)的數(shù)據(jù)較多，程序外的運(yùn)算量也很大，修改數(shù)據(jù)更為不方便淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）8圖 12 基于 ROM 的實(shí)現(xiàn)結(jié)構(gòu)：基于 ROM 查表法的改進(jìn)型設(shè)計(jì)此方法結(jié)合了直接相乘累加式和 ROM 查表法的優(yōu)點(diǎn)，使得設(shè)計(jì)靈活，設(shè)計(jì)周期短，節(jié)省資源。設(shè)輸入序列 為??)(X)(Yia1?jb??)(nX位 2 的補(bǔ)碼，并以定點(diǎn)表示，并 1,對(duì)于 可以表示為：wX)( ???102)(wknknx()式中：k 表示 的第 位，上標(biāo)為 0 的是符號(hào)位，因此可以定義一個(gè) 5bit 為變量)(X?的函數(shù) 為：F ()???),(2121knknknyx knknknknk ybxaxa210210 ??????同理可得： ()),(10210kkkba knknknknk y1202210 ?????由此可以得到： ),(),( 01202202101 baFFykkkbkn??? () 淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）9令 ，可以推出：0),(10210?baF ()),(2102101kkkbkn baFy???從式()中可以看出，可以用一個(gè)五路 8 位*1 位乘法器在 8 個(gè)時(shí)鐘周期內(nèi)實(shí)現(xiàn)上述算式。本方案實(shí)現(xiàn)結(jié)構(gòu)如圖 13 所示。下一個(gè)時(shí)鐘，寄存器內(nèi)數(shù)據(jù)與其系數(shù)的次高位相乘，再送入累加器與其數(shù)據(jù)相加，再左移一位。第 8 個(gè)時(shí)鐘后，累加器將其數(shù)據(jù)輸出，即 ，并對(duì)累加器清零，同時(shí)將 寄存器數(shù)據(jù)送入 寄存器，將 寄)(nY)1(?nX)2(?nX)(nX存器數(shù)據(jù)送入 寄存器，同理， 。對(duì)上述三種方法相比較而言，方案三實(shí)現(xiàn)較為方便簡(jiǎn)潔，在節(jié)省了 FPGA 硬件資源的同時(shí)，使得設(shè)計(jì)靈活，設(shè)計(jì)周期大為縮短，故本設(shè)計(jì)在方案三為基礎(chǔ)上作改進(jìn)后，來實(shí)現(xiàn) IIR 數(shù)字濾波器的?；仡櫧?30 年的電子設(shè)計(jì)技術(shù)的發(fā)展歷程，可將 EDA 技術(shù)分為三個(gè)階段:七十年代為 CAD(Computer Aide Design)階段。八十年代為 CAE 階段。九十年代為 EDA 階段，盡管 CAD/CAE 技術(shù)取得了巨大的成功，但在整個(gè)設(shè)計(jì)過程中，自動(dòng)化和智能化程度還不高，各種 EDA 軟件界面千差萬別，學(xué)習(xí)實(shí)用困難直接影響到設(shè)計(jì)環(huán)節(jié)間的銜接。 可編程邏輯器件可編程陣列邏輯器件 PAL(Programmable Array Logic)和通用陣列邏輯器件GAL(Generic Array Logic)都屬于簡(jiǎn)單 PLD。其寄存器、I/O 引腳、時(shí)鐘資源的數(shù)目有限，沒有內(nèi)部互連，因此包括復(fù)雜可編程邏輯器件 CPLD(Complex PLD)和現(xiàn)場(chǎng)可編程門陣列器件 FPGA(Field Programmable Gate Array)在內(nèi)的復(fù)雜 PLD 迅速發(fā)展起來，并向著高密度、高速度、低功耗以及結(jié)構(gòu)體系更靈活、適用范圍更廣闊的方向發(fā)展。相對(duì)于 CPLD,它還可以將配置數(shù)據(jù)存儲(chǔ)在片外的 EPROM 或者計(jì)算機(jī)上，設(shè)計(jì)人員可以控制加載過程，在現(xiàn)場(chǎng)修改器件的邏輯功能，即所謂的現(xiàn)場(chǎng)可編程。 硬件描述語言 VHDL 及數(shù)字系統(tǒng)設(shè)計(jì)方法 硬件描述語言 VHDL 簡(jiǎn)介硬件描述語言(Very High Speed Integrated Circuit Hardware Description Language, VHDL)是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）11因此 VHDL 幾乎覆蓋了以往各種硬件描述語言的功能。與其它的 HDL 相比，VHDL具有更強(qiáng)大的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。自頂向下是指從系統(tǒng)總體要求出發(fā)，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。 VHDL 語言編寫的源程序。 ASIC 移植。當(dāng)產(chǎn)品的產(chǎn)量達(dá)到相當(dāng)?shù)臄?shù)量時(shí)，采用 VHDL 進(jìn)行的設(shè)計(jì)很容易轉(zhuǎn)換成專用集成電路來實(shí)現(xiàn)。4. IIR 數(shù)字濾波器的設(shè)計(jì)與仿真結(jié)果分析 各模塊的設(shè)計(jì)與仿真結(jié)果分析本課題在實(shí)現(xiàn)方案三的基礎(chǔ)上，結(jié)合參考文獻(xiàn)[46]將 IIR 濾波器的硬件系統(tǒng)分為四個(gè)模塊：時(shí)序控制、延時(shí)、補(bǔ)碼乘加和累加模塊。 時(shí)序控制模塊的設(shè)計(jì)與仿真結(jié)果分析時(shí)序控制模塊主要用來產(chǎn)生對(duì)其它模塊的時(shí)序控制信號(hào)。 淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）12 圖 31(a) 時(shí)序控制模塊圖圖 31(b) 時(shí)序控制模塊仿真圖時(shí)序控制模塊仿真如圖 32(b)所示，其中 counter 為程序內(nèi)部計(jì)數(shù)信號(hào)，在 clk 的上升延到來時(shí)，counter 以 6 個(gè)時(shí)鐘為周期開始進(jìn)行計(jì)數(shù)，clk_regbt 每隔 6 個(gè)時(shí)鐘輸出一個(gè)低電平，clk_reg 則每隔 6 個(gè)時(shí)鐘后輸出一個(gè)高電平。符合設(shè)計(jì)要求。 延時(shí)模塊的設(shè)計(jì)與仿真結(jié)果分析延時(shí)模塊的符號(hào)如圖 32(a)所示，其主要作用是在 clk 時(shí)鐘作用下將差分方程的各ｘ、ｙ值延遲一個(gè)時(shí)鐘,以實(shí)現(xiàn)一次延時(shí)運(yùn)算，即當(dāng)輸入為 xn 和 yn 時(shí)，經(jīng)過一次延時(shí)后其輸出分別為 x(n1)和 y(n1).其中 yout 是反饋輸入信號(hào),xn 是輸入信號(hào)?；搓帋煼秾W(xué)院畢業(yè)論文（設(shè)計(jì)）1332(b) 延時(shí)模塊仿真圖延時(shí)模塊仿真圖如圖 32(b)所示，由圖 34 可以看出當(dāng)輸入的 xn、yout 都為 時(shí)，在時(shí)鐘信號(hào)上升沿的作用下產(chǎn)生延時(shí)，經(jīng)第一個(gè)時(shí)鐘后??5,4321,0x0、xxy0、y1 的值分別為 10，0，1，0。經(jīng)第三個(gè)時(shí)鐘后 x0、xxy0、y1 的值分別為3，2，1，3，2。延時(shí)模塊程序見附錄 1。即實(shí)現(xiàn) 的算法。由于QUARTUSⅡ的 LPM 庫(kù)中乘法運(yùn)算為無符號(hào)數(shù)的陣列乘法，所以使用時(shí)需要先將兩個(gè)補(bǔ)碼乘數(shù)轉(zhuǎn)換為無符號(hào)數(shù)相乘后，再將乘積轉(zhuǎn)換為補(bǔ)碼乘積輸出。模塊的符號(hào)如圖 33(a)所示。 、 為系數(shù)，x0、xxy0、y1為輸入信號(hào)，yout為輸出信號(hào)，圖33(b)ia1?jb中75為x0、xxy0、y1的值15和系數(shù) 、 相乘后再相加的結(jié)果，完成了補(bǔ)碼乘加ia1?jb的功能。 累加模塊的設(shè)計(jì)與仿真結(jié)果分析補(bǔ)碼乘加模塊所輸出的信號(hào)送入累加器后，與寄存于累加器中的上一步計(jì)算的中間結(jié)果相加，最后將此步的計(jì)算結(jié)果經(jīng)由輸出引腳輸出，所得信號(hào)即為最終結(jié)果。淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）15圖 34(a) 累加模塊圖圖 34(b) 累加模塊仿真圖累加模塊仿真圖如圖34(b)，其中res為復(fù)位信號(hào)，clk為時(shí)鐘信號(hào)，yout為輸入信號(hào)，由補(bǔ)碼乘加模塊的輸出信號(hào)yout提供，由圖中可以看出當(dāng)輸入信號(hào)為yout=，輸出為youtput= ，實(shí)現(xiàn)了累加的功能。累加模??5,4321,0??15,063,塊程序見附錄1。圖 35 頂層模塊圖本課題設(shè)計(jì)的頂層文件名為 ,設(shè)計(jì)生成的邏輯符號(hào)如圖 35 所示。淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）16 IIR 數(shù)字濾波器的仿真與結(jié)果分析 IIR 數(shù)字濾波器的系統(tǒng)設(shè)計(jì)IIR 數(shù)字濾波器頂層原理圖如圖 36 所示。在清零信號(hào)為“0”的前提，時(shí)序控制模塊在時(shí)鐘 clk 上升沿的作用下產(chǎn)生兩個(gè)信號(hào) CLK_REG 及CLK_REGBT，其中 CLK_REG 信號(hào)用來作為延時(shí)模塊、補(bǔ)碼乘加模塊和累加模塊的輸入時(shí)鐘，CLK_REGBT 每隔 6 個(gè)時(shí)鐘產(chǎn)生一個(gè)高電平作為這三個(gè)模塊的復(fù)位信號(hào)。補(bǔ)碼乘加模塊在接收延時(shí)信號(hào)的同時(shí)也接收讀者輸入的系數(shù)信號(hào)，在 CLK_REGBT 上升沿的作用下實(shí)現(xiàn)系數(shù)和延時(shí)信號(hào)的補(bǔ)碼