【正文】 調(diào)帶通濾波器或高通、低通濾波器依次測量每一個信號的頻率。 如果知道待測信號的大概頻率（a），就可以用濾波器抑制已知的干擾信號(b)，而在計(jì)數(shù)器量程之外的其他信號（c）或低電平信號(d)不會對待測信號的頻率測量產(chǎn)生干擾。在機(jī)動車的防撞雷達(dá)和低功率通訊中繼站就需要這種性能的頻率計(jì)來測量。由于微電子技術(shù)和計(jì)算機(jī)技術(shù)的發(fā)展，微波頻率計(jì)都在不斷地進(jìn)步著，靈敏度不斷提高，頻率范圍不斷擴(kuò)大，功能不斷地增加。 技術(shù)背景及發(fā)展趨勢當(dāng)今，單片微型計(jì)算機(jī)技術(shù)迅速發(fā)展，由單片機(jī)技術(shù)開發(fā)的計(jì)數(shù)設(shè)備和產(chǎn)品廣泛應(yīng)用到各個領(lǐng)域，單片機(jī)技術(shù)產(chǎn)品和設(shè)備促進(jìn)了生產(chǎn)技術(shù)水平的提高。單片機(jī)以體積小、功能強(qiáng)、可靠性高、性能價格比高等特點(diǎn)，已成為實(shí)現(xiàn)工業(yè)生產(chǎn)技術(shù)進(jìn)步和開發(fā)機(jī)電一體化和智能化測控產(chǎn)品的重要手段。同時隨著科學(xué)技術(shù)的發(fā)展，用戶對電子計(jì)數(shù)器也提出了新的要求。而對于中高檔產(chǎn)品， 則要求有高分辨率，高精度，高穩(wěn)定度，高測量速率；除通常計(jì)數(shù)器所具有的功能外，還要有數(shù)據(jù)處理功能，統(tǒng)計(jì)分析功能，時域分析功能等等，或者包含電壓測量等其他功能。畢業(yè)設(shè)計(jì)（論文）3 EDA技術(shù)的發(fā)展及其應(yīng)用21世紀(jì)人類將全面進(jìn)入信息化社會對微電子信息技術(shù)和微電子VLSI基礎(chǔ)技術(shù)將不斷提出更高的發(fā)展要求，微電子技術(shù)仍將繼續(xù)是21世紀(jì)若干年代中最為重要的和最有活力的高科技領(lǐng)域之一。伴隨IC技術(shù)的發(fā)展，電子設(shè)計(jì)自動化(Electronic Design Automation EDA)已經(jīng)逐漸成為重要設(shè)計(jì)手段，其廣泛用于模擬與數(shù)字電路系統(tǒng)等許多領(lǐng)域。從計(jì)算機(jī)到手機(jī)，從數(shù)字電話到數(shù)字電視，從家用電器到軍用設(shè)備，從工業(yè)自動化到航天技術(shù)，都盡可能采用了數(shù)字電子技術(shù)。目前，在硅片單位面積上集成的晶體管數(shù)量越來越多，1978年推出的8086微處理器芯片集成的晶體管數(shù)是4萬只，到2022年推出的Pentium4微處理器芯片的集成度達(dá)4200萬只晶體管?，F(xiàn)代電子設(shè)計(jì)技術(shù)的核心是EDA(Electronic Design Automation)技術(shù)。EDA技術(shù)使得電子電路設(shè)計(jì)者的工作僅限于利用硬件描述語言和EDA軟件平臺來完成對系統(tǒng)硬件功能的實(shí)現(xiàn)極大地提高了設(shè)計(jì)效率縮短了設(shè)計(jì)周期節(jié)省了設(shè)計(jì)成本。一般把EDA技術(shù)的發(fā)展分為CAD、CAE、和EDA三個階段。在這個階段人們開始利用計(jì)算機(jī)取代手工勞動但當(dāng)時的計(jì)算機(jī)硬件功能有限軟件功能較弱人們主要借助計(jì)算機(jī)對所設(shè)計(jì)的電路進(jìn)行一些模擬和預(yù)測輔助進(jìn)行集成電路版圖編輯和印刷電路板基于 CPLD 和單片機(jī)的頻率測量計(jì)的設(shè)計(jì)4PCB（Printed Circuit Board）布局、布線等簡單的版圖繪制等工作。 單片機(jī)概論單片機(jī)是一個單芯片形態(tài)、面向控制對象的嵌入式應(yīng)用計(jì)算機(jī)系統(tǒng)。從此，計(jì)算機(jī)技術(shù)在兩個重要領(lǐng)域——通用計(jì)算機(jī)領(lǐng)域和嵌入式計(jì)算機(jī)領(lǐng)域都得到了極其重要的發(fā)展，并在深深地改變著我們的社會。因此單片機(jī)早期的含義為單片微型計(jì)算機(jī)（Single chip microputer），直接譯為單片機(jī)，并一直沿用至今。隨著單片機(jī)技術(shù)的發(fā)展，它在芯片內(nèi)集成了許多面對測控對象的接口電路，如ADC、DAC、高速I/O口、PWM、WDT等。單片機(jī)是單芯片形態(tài)作為嵌入式應(yīng)用得計(jì)算機(jī)，它有唯一的、專門為嵌入式應(yīng)用而設(shè)計(jì)的體系結(jié)構(gòu)和指令系統(tǒng)，加上它的芯片級體積的優(yōu)點(diǎn)和現(xiàn)場環(huán)境下可高速可靠地運(yùn)行的特點(diǎn)，因此單片機(jī)又稱為嵌入式微控制器（Embedded micro controller）。我們已經(jīng)把單片機(jī)理解為一個單芯片行動的微控制器，它是一個典型的嵌入式應(yīng)用計(jì)算機(jī)系統(tǒng)。單片微型計(jì)算機(jī)技術(shù)迅速發(fā)展，由單片機(jī)技術(shù)開發(fā)的計(jì)數(shù)設(shè)備和產(chǎn)品廣泛應(yīng)用到各個領(lǐng)域，單片機(jī)技術(shù)產(chǎn)品和設(shè)備促進(jìn)了生產(chǎn)技術(shù)水平的提高。單片機(jī)以體積小、功能強(qiáng)、可靠性高、性能價格比高等特點(diǎn)，已成為實(shí)現(xiàn)工業(yè)生產(chǎn)技術(shù)進(jìn)步和畢業(yè)設(shè)計(jì)（論文）5開發(fā)機(jī)電一體化和智能化測控產(chǎn)品的重要手段。同時隨著科學(xué)技術(shù)的發(fā)展，用戶對電子計(jì)數(shù)器也提出了新的要求。而對于中高檔產(chǎn)品，則要求有高分辨率，高精度，高穩(wěn)定度，高測量速率；除通常計(jì)數(shù)器所具有的功能外，還要有數(shù)據(jù)處理功能，統(tǒng)計(jì)分析功能，時域分析功能等等，或者包含電壓測量等其他功能。CPLD是一類新興的高密度大規(guī)?？删幊踢壿嬈骷?，它具有門陣列的高密度和PLD器件的靈活性和易用性，目前已成為一類主要的可編程器件。主要參數(shù)：（1） 測頻范圍為0－100MHZ。傳統(tǒng)的頻率計(jì)通采用組合電路和時序電路等大量的硬件電路構(gòu)成，產(chǎn)品不但體積較大，運(yùn)行速度慢，而且測量低頻信號時不宜直接使用。同時 ,頻 AT89C51 單片機(jī)和相關(guān)硬軟件實(shí)現(xiàn)。我們研制的頻率計(jì)以89c51單片機(jī)為核心，具有性能優(yōu)良，精度高，可靠性好等特點(diǎn)。對于以頻率為參數(shù)的被測信號，通常多采用的測頻法和測周法。一般的數(shù)字頻率計(jì)本身無計(jì)算能力因而難以使用測周發(fā)，而用89c51單片機(jī)構(gòu)成的頻率計(jì)卻很容易做到這一點(diǎn)。經(jīng)分析我們將f=1MHZ做為高頻，采用直接測頻法；將f=1HZ做為低頻，采基于 CPLD 和單片機(jī)的頻率測量計(jì)的設(shè)計(jì)6用測周期法。以89C51單片機(jī)為控制器件的頻率測量方法，并用匯編語言進(jìn)行設(shè)計(jì)，采用單片機(jī)智能控制，結(jié)合外圍電子電路，得以高低頻率的精度測量。本測頻系統(tǒng)的設(shè)計(jì)揚(yáng)棄了傳統(tǒng)的自下而上的數(shù)字電路設(shè)計(jì)方法，采用先進(jìn)的EDA技術(shù)及自上而下的設(shè)計(jì)，把資源豐富、控制靈活及良好人機(jī)對話功能的單片機(jī)和具有內(nèi)部結(jié)構(gòu)重組、現(xiàn)場可編程的CPLD芯片完美的結(jié)合起來，實(shí)現(xiàn)了對0－100MHZ信號頻率的等精度測量。CPLD芯片采用流行的VHDL語言編程，并在MAX+plusII設(shè)計(jì)平臺上實(shí)現(xiàn)了全部編程設(shè)計(jì)，單片機(jī)采用底層匯編語言編程，可以精確地控制測頻計(jì)數(shù)閘門的開啟和關(guān)閉，從而進(jìn)一步提高了測量精度。以精確迅速的特點(diǎn)測量信號頻率，在本設(shè)計(jì)在實(shí)踐理論上鍛煉提高了自己的綜合運(yùn)用知識水平，為以后的開發(fā)及科研工作打下基礎(chǔ)。 CPLD/FPGA 設(shè)計(jì)意義 EDAEDA（電子設(shè)計(jì)自動化）技術(shù)以計(jì)算機(jī)為工具，在EDA軟件平臺上，對以超高速硬件描述語言（VHDL）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動的完成邏輯編譯、邏輯化簡、邏輯綜合及優(yōu)化、邏輯仿真，直至對特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。設(shè)計(jì)者的工作僅限于利用軟件方式，即利用超高速硬件描述語言（VHDL）來完成系統(tǒng)硬件功能的描述，在EDA工具的幫助下就可以得到最后的結(jié)果，這使得對整個硬件系統(tǒng)的設(shè)計(jì)和修改過程如同完成軟件設(shè)計(jì)一樣方便、高效。然后利用EDA工具的邏輯綜合功能，把功能描述轉(zhuǎn)換為某一具體目標(biāo)芯片的網(wǎng)表文件，經(jīng)編程器下載到可編程目標(biāo)芯片中（如FPGA芯片），使該芯片能實(shí)現(xiàn)設(shè)計(jì)要求的功能?？删幊唐骷淖畲筇攸c(diǎn)是可通過軟件編程對器件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，能隨時進(jìn)行設(shè)計(jì)調(diào)整而滿足產(chǎn)品升級。采用CPLD可編程器件，可利用計(jì)算機(jī)軟件的方式對目標(biāo)器件進(jìn)行設(shè)計(jì)，而以硬件的形式實(shí)現(xiàn)既定的系統(tǒng)功能。 FPGA（現(xiàn)場可編程門陣列）FPGA是一種可由用戶自定義并進(jìn)行配置得高密度專用集成電路。事實(shí)上FPGA已經(jīng)稱為一類標(biāo)準(zhǔn)器件，并且已經(jīng)和CPLD一起成為目前最常用得可編程邏輯器件。因此對FPGA而言有著不同得分類方法，一般可根據(jù)互聯(lián)結(jié)構(gòu)和編程特性對FPGA進(jìn)行分類。 FPGA和CPLD的選擇CPLD和FPGA再邏輯功能塊和內(nèi)部互連方面存在區(qū)別，兩種器件各有優(yōu)點(diǎn)和缺點(diǎn)，適用于不同得場合。CPLD中得邏輯塊一般稱為LAB，其規(guī)模比較大，通常由幾十個輸入端和不少于十個的輸出端，并且還可以根據(jù)需要進(jìn)行邏輯擴(kuò)展，但是邏輯寄存器的數(shù)量很少。從規(guī)模上看CLB只是一個邏輯單元，當(dāng)輸入端不夠用時，通常需要吧CLB進(jìn)行串行級連擴(kuò)展。而FPGA使用分布式的內(nèi)部互連，內(nèi)部延時受系統(tǒng)布局的影響。CPLD強(qiáng)大的邏輯功能使其更適用來設(shè)計(jì)復(fù)雜的組合邏輯電路和控制系統(tǒng)（如DMA控制和存儲器控制）。 頻率測量原理畢業(yè)設(shè)計(jì)（論文）9在電子測量技術(shù)中，頻率測量是最基本的測量之一。頻率測量的精度和效能常常決定里這次測量儀表或控制系統(tǒng)的性能。頻率測量的方法有多種，其中電子計(jì)數(shù)器測量頻率具有精度高、使用方便、測量迅速以及便于實(shí)現(xiàn)測量過程的自動化等優(yōu)點(diǎn)，是頻率測量的重要手段之一。1一個字的誤差。常用的頻率測量方法： 頻率測量圖21 頻率測量原理圖 The schematic diagram of Frequency measurement頻率測量的原理圖如圖21所示。閘門開啟時，計(jì)數(shù)器開始計(jì)數(shù)，閘門關(guān)閉，停止計(jì)數(shù)。例如若被測信號為10HZ，%，則最短閘門時間為： T=N/F=1000S這樣的測量周期根本是不可能接受的，可見頻率測量法不適宜用于低頻信號的測量。T=NTr/M計(jì)數(shù)值 N 和被測信號的周期成正比，N 反映了 M 個信號周期的平均值。但是對于高頻信號，周期法就需要很大的分頻系數(shù) M，增加了硬件和軟件的復(fù)雜性，不宜采用。周期測量法原理圖如圖 22 所示。等精度測頻原理示意圖如圖 23 所示圖 23 中的門控信號是可預(yù)置的寬度為 Tpr 的脈沖。標(biāo)準(zhǔn)頻率信號從 COUNT1 的時鐘輸入端 CLK 輸入，其頻率為 Fs；經(jīng)整形后的被測信號從 COUNT2 的時鐘輸入端 CLK 輸入，設(shè)其實(shí)際頻率為 Fxe，測量頻率為Fx。對被測信號 Fx 和標(biāo)準(zhǔn)頻率信號 Fs 同時計(jì)數(shù)。設(shè)在一次門控時間Tpr中對被測信號計(jì)數(shù)值為Nx。則:Fx/Nx=Fs/Ns(標(biāo)準(zhǔn)頻率和被測頻率的門寬時間Tpr完全相同)就可以得到被測信號的頻率值為:Fx=(Fs/Ns)*Nx 圖 23 等精度測頻原理示意圖 The schematic diagram of equal precision for frequency theory誤差分析如下:在一次測量中，由于Fx計(jì)數(shù)的起停時間都是由該信號的上升沿觸發(fā)的，在Tpr時間內(nèi)對Fx的計(jì)數(shù)Nx無誤差；在此時間內(nèi)Fs的計(jì)數(shù)Ns最多相差一個脈沖，即|△et|≤1，則下式成立:Fx/Nx=Fs/NsFxe/Nx=Fs/(Ns+△et)所以有:Fx= (Fs/Ns) *NxFxe=[Fs/(Ns+ △et)]*Nx基于 CPLD 和單片機(jī)的頻率測量計(jì)的設(shè)計(jì)12根據(jù)相對誤差公式有:△Fxe/Fxe=lFxeFxl/Fxe代入整理得:△Fxe/Fxe=I△et|/Ns又因?yàn)?|△et |≤1所以: |△et |/NS≤1/Ns即: |﹠|=△Fxe/Fxe≤1/ Ns其中:Ns=Tpr*Fs由以上推導(dǎo)結(jié)果可得出下面結(jié)論:(1)相對測量誤差與頻率無關(guān)。(3)標(biāo)準(zhǔn)頻率誤差為△Fs/Fs，由于晶體的穩(wěn)定度很高，標(biāo)準(zhǔn)頻率誤差可以進(jìn)行校準(zhǔn)。在預(yù)置門時一間和常規(guī)測頻閘門時間相同而被測信號頻率不同的情況下，等精度測量法的測量精度在整個測量范圍內(nèi)保持恒定不變，而常規(guī)的直接測頻法 (在低頻時用測周法，高頻時用測頻法)，其精度會隨著被測信號頻率的下降而下降。 基于單片機(jī)的方案采用單片機(jī)AT89C51作為系統(tǒng)控制核心單元，輔以適當(dāng)?shù)能?、硬件資源完成以單片機(jī)為核心的等精度頻率計(jì)的軟硬件設(shè)計(jì)及系統(tǒng)實(shí)現(xiàn)。畢業(yè)設(shè)計(jì)（論文）13圖24 基于單片機(jī)的頻率測量計(jì)組成框圖 block diagram of frequency measurement based on SCM前置放大器完成信號放大、電平平移的任務(wù)，被側(cè)的交流信號D被放大、平移成脈沖直流信號E,再經(jīng)74HC14施密特反相器整形成矩形脈沖。低電平時閘門關(guān)閉。74LS393是雙4位器，在這里接成級聯(lián)方式，組成一個8為二進(jìn)制計(jì)數(shù)器，同時也分頻比為256的分頻器。16位二進(jìn)制的最大計(jì)數(shù)值為2 1=65535,不能滿足精確測16量的要求，雖然可以通過軟件技術(shù)的方法來提高分辨率，但是AT89C51內(nèi)置計(jì)數(shù)器的計(jì)數(shù)速率受500KHZ(24MHZ)的限制，所以意義不大。本電路24中沒有采用十進(jìn)制計(jì)數(shù)，應(yīng)為AT89C51內(nèi)置計(jì)數(shù)器只能進(jìn)行二進(jìn)制加法計(jì)數(shù)，計(jì)算結(jié)束后再進(jìn)行十進(jìn)制運(yùn)算，然后將結(jié)果送到顯示緩沖區(qū)進(jìn)行顯示。采用高集成度、高精度的CPLD為實(shí)現(xiàn)高速、高精度的測頻提供了保證。采用單片機(jī)作為系統(tǒng)的主控部件，實(shí)現(xiàn)整個電路的測試信號控制、數(shù)據(jù)運(yùn)算和控制數(shù)碼管的顯示輸出等。系統(tǒng)組成原理框圖如圖25所示。單片機(jī)對整個測試系統(tǒng)進(jìn)行控制，包括對CPLD測量過程的控制、測量結(jié)果數(shù)據(jù)的處理、鍵控制信號的讀入與處理；最后將測量結(jié)果送LED顯示。CPLD的標(biāo)準(zhǔn)測試頻率為40MHZ。 方案論證與選擇基于單片機(jī)的頻率測量計(jì)設(shè)計(jì)方案主要是以單片機(jī)為基礎(chǔ)，原理簡單，但由于自身精度問題，測量的范圍小。較好的利用了CPLD的高精度、高速等方面的有點(diǎn)。畢業(yè)設(shè)計(jì)（論文）153 單元模塊設(shè)計(jì) 系統(tǒng)組成 系統(tǒng)組成框圖如圖31所示，由一片CPLD完成各種測試功能，對標(biāo)準(zhǔn)頻率和被測信號進(jìn)行計(jì)數(shù)。被測信號整形電路主要對被測信號進(jìn)行限幅、放大、再經(jīng)施密特觸發(fā)器整形后送入CPLD。電源部分采用220V交流電經(jīng)變壓、濾波、穩(wěn)壓后得到5V電壓供整個系統(tǒng)使用?；?CPLD 和單片機(jī)的頻率測量計(jì)的設(shè)計(jì)16圖31 系統(tǒng)原理框圖 schematic block diagram of systerm其核心部分為單片機(jī)和可編程芯片CPLD。鍵盤控制命令通過一片74LS165并入串出移位寄存器讀入單片機(jī)，實(shí)現(xiàn)開始功能、預(yù)置門時間控制功能等。80C51 單片機(jī)內(nèi)部的串行口在方式 0 工作狀態(tài)下,使用移位寄存器芯片可以擴(kuò)展一個或多個 8 位并行 I/O 口。 畢業(yè)設(shè)計(jì)（論文）17QH 串行輸出端。 　　CLOCK INHIBIT：時鐘禁止端