eda課程設(shè)計(jì)說(shuō)明書(shū)-在線瀏覽
2025-07-10 18:05本頁(yè)面
【正文】 真成功后，可自行生成原理圖。第二種方案的設(shè)計(jì)以51單片機(jī)為核心，單片機(jī)控制簡(jiǎn)單，精確，即使兩組的搶答時(shí)間相差幾微秒，也能分辨出是哪組優(yōu)先按下的按鍵，充分利用了單片機(jī)系統(tǒng)的優(yōu)點(diǎn)，具有結(jié)構(gòu)簡(jiǎn)單，功能強(qiáng)，可靠性好，實(shí)用性強(qiáng)的特點(diǎn)。第三種方案采用EDA技術(shù)，運(yùn)用自頂向下的設(shè)計(jì)方法比較先進(jìn)，實(shí)驗(yàn)室有全套的開(kāi)發(fā)套件，且，組員們都系統(tǒng)的學(xué)習(xí)過(guò)EDA基礎(chǔ)課程，都有VerilogHDL編程和實(shí)驗(yàn)經(jīng)驗(yàn)，團(tuán)隊(duì)之間交流將會(huì)比較方便。 方案選擇基于方案論證的原因，我們選擇第三種方案。在整個(gè)搶答器中最關(guān)鍵的是如何實(shí)現(xiàn)搶答封鎖，在控制按鍵按下的同時(shí)計(jì)數(shù)器顯示有效的剩余時(shí)間。搶答器共設(shè)置3個(gè)輸出顯示，選手代號(hào)、計(jì)數(shù)器的各位和十位，他們輸出權(quán)威BCD碼，這樣便于和顯示譯碼器連接。該方案主要分為四個(gè)模塊進(jìn)行設(shè)計(jì)，分別為：搶答器鑒別模塊、搶答器計(jì)時(shí)模塊、分頻模塊、報(bào)警模塊。主持人控制總開(kāi)關(guān)，在主持人把總控制開(kāi)關(guān)置高電平后，系統(tǒng)進(jìn)入準(zhǔn)備就緒工作狀態(tài)，表示可以進(jìn)行搶答了。clear為置零端，主持人控制，player[03]由每位選手控制。當(dāng)主持人置為高電平時(shí)，搶答者才可以進(jìn)行搶答，第一個(gè)成功按下?lián)尨疰I的，對(duì)應(yīng)的二極管發(fā)光，通過(guò)與門(mén)將flag信號(hào)封鎖，并輸入低電平到DFF中，則其他選手再次按下按鍵時(shí)結(jié)果不會(huì)改變，表示搶答無(wú)效，實(shí)現(xiàn)了一人搶答后，其他人不能再搶答的功能。四組選手搶答從理論上說(shuō)，應(yīng)該有16種可能的情況，但是由于時(shí)鐘信號(hào)的頻率很高而且是在時(shí)鐘的上升沿的情況下才做出的鑒別，所以在這里四組同時(shí)搶答成功的可能性非常小，因此可以只設(shè)計(jì)四種情況，及分別為000000100、1000來(lái)代表player[03]，這樣使電路的設(shè)計(jì)得以簡(jiǎn)化。當(dāng)搶答器鑒別模塊成功判別出最先按下?lián)尨鸢存I的參賽組后，進(jìn)入計(jì)時(shí)狀態(tài)。計(jì)時(shí)采用的時(shí)鐘clk是由芯片的晶振時(shí)鐘分頻而來(lái)。Clk來(lái)一個(gè)高脈沖，count_time的數(shù)值就減一，通過(guò)分析，仿真完全符合預(yù)期所要達(dá)到的結(jié)果。如果可以搶答時(shí)，有選手首先按下?lián)尨鸢存I，則蜂鳴器第一次鳴叫；如果定時(shí)已到，還沒(méi)有選手進(jìn)行搶答，則第二次蜂鳴器發(fā)出叫聲，給予參賽選手警示提醒的作用?？傇O(shè)計(jì)仿真波形如下： 仿真圖形說(shuō)明:當(dāng)clear為1的時(shí)候，即主持人按鍵以后,player1搶答成功，顯示result是1，對(duì)應(yīng)的二極管發(fā)光。當(dāng)?shù)褂?jì)時(shí)結(jié)束時(shí)，alert為1，喇叭響2秒鐘。4 軟件設(shè)計(jì)FPGA為現(xiàn)場(chǎng)可編程門(mén)陣列，通過(guò)EDA技術(shù)對(duì)FPGA芯片進(jìn)行編程，可將一個(gè)較為復(fù)雜的數(shù)字系統(tǒng)集成于一個(gè)芯片中，制成專用集成電路芯片，并可隨時(shí)在系統(tǒng)修改其邏輯功能。 利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完成。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。 EDA設(shè)計(jì)可分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)。 Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。 Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。 此外，Quartus II 通過(guò)和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。當(dāng)主持人按下控制鍵、選手按下?lián)尨疰I或倒計(jì)時(shí)到時(shí)蜂鳴器短暫響起，考慮到有優(yōu)先屏蔽原則，采用一個(gè)標(biāo)志狀態(tài)變量flag，當(dāng)這個(gè)標(biāo)志變化為“1”的時(shí)候，說(shuō)明有選手已經(jīng)搶答，則對(duì)其他選手輸入信號(hào)進(jìn)行屏蔽，然后鎖存這個(gè)選手的編號(hào)并顯示。 軟件設(shè)計(jì)流程圖5 系統(tǒng)調(diào)試本系統(tǒng)既含有搶答器鑒別模塊、計(jì)時(shí)模塊和報(bào)警模塊，為了調(diào)試的簡(jiǎn)單和高效，因此我們采用自底向上的調(diào)試方法，也就是先進(jìn)行各個(gè)單元電路的軟件仿真和硬件調(diào)試，在各個(gè)單元電路調(diào)試好后再進(jìn)行系統(tǒng)聯(lián)調(diào)，最后進(jìn)行硬件的編程固化及系統(tǒng)的組裝。仿真也稱為模擬，是對(duì)所設(shè)計(jì)的電路的功能
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