eda課程設(shè)計(jì)說明書-全文預(yù)覽
【正文】 Verilog的介紹）EDA技術(shù)是指以計(jì)算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動設(shè)計(jì)。數(shù)碼管顯示，倒計(jì)時開始。 報(bào)警模塊在這個模塊中，主要實(shí)現(xiàn)在搶答過程中的兩次倒計(jì)時完后的蜂鳴器的鳴叫。計(jì)時模塊開始工作從規(guī)定的99秒開始以秒計(jì)時，計(jì)時至0秒停止，此時蜂鳴器發(fā)出報(bào)警信號，提醒答題已經(jīng)終止。只有當(dāng)主持人按clear清零后即可再次搶答。有人搶答時，相應(yīng)的二極管發(fā)光，且喇叭響兩秒鐘。當(dāng)主持人按下控制鍵、選手按下?lián)尨疰I或倒計(jì)時到時蜂鳴器響。3 單元模塊的設(shè)計(jì)它主要由搶答鑒別模塊，計(jì)時模塊，選擇模塊和報(bào)警模塊組成。但是單片機(jī)成本較高，而且單片機(jī)內(nèi)部資源豐富，僅僅用來做搶答器對其利用率過低，所以不選擇此種方案。搶答器有四路不同組別的搶答輸入信號，并能識別最先搶答的信號，搶答器共有兩個輸出顯示，代表選手的LED和倒計(jì)時顯示的數(shù)碼管，它們的輸出全為BCD碼輸出，這樣便于和顯示譯碼器連接。利用51單片機(jī)及外圍接口實(shí)現(xiàn)的搶答系統(tǒng)，利用單片機(jī)的定時器/計(jì)數(shù)器定時和記數(shù)的原理，結(jié)合軟硬件，使系統(tǒng)能夠正確的進(jìn)行計(jì)時，同時使數(shù)碼管能夠正確的顯示時間。2 總體方案設(shè)計(jì) 方案比較 方案一此種方案用四個RS觸發(fā)器實(shí)現(xiàn)搶答和555定時電路以及一個74LS48優(yōu)先編碼器和計(jì)數(shù)器構(gòu)成。4)VHDL是標(biāo)準(zhǔn)化硬件描述語言, 屏蔽了具體工藝及器件的差異, 不會因工藝及器件的變化而變化。用VHDL設(shè)計(jì)的智力競賽搶答器在計(jì)算機(jī)上仿真通過后, 下載到可編程邏輯器件中, 整個設(shè)計(jì)過程相對于傳統(tǒng)的設(shè)計(jì)方法, 有較大的突破, 重要體現(xiàn)在: 1)VHDL的設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法。變革的技術(shù)是VHDL ( Very High Speed Integrated Circuit Hardware Description Language, 超高速集成電路硬體描述語言) 。EDA是電子設(shè)計(jì)自動化（Electronic Design Automation）的縮寫，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。競賽者可以分成若干組，搶答時各組對主持人提出的問題在最短時間內(nèi)做出判斷，并按下?lián)尨鸢存I回答問題。西華大學(xué)課程設(shè)計(jì)說明書 目錄1 前言 12 總體方案設(shè)計(jì) 3 方案比較 3 方案一 3 方案二 4 方案三 5 方案論證 5 方案選擇 53 單元模塊的設(shè)計(jì) 6 搶答器鑒別模塊 6 搶答計(jì)時模塊 7 報(bào)警模塊 74 軟件設(shè)計(jì) 9 9 設(shè)計(jì)思路 9 軟件設(shè)計(jì)流程圖 105 系統(tǒng)調(diào)試 11 硬件調(diào)試 11 軟件調(diào)試 126 系統(tǒng)功能、指標(biāo)參數(shù) 13 實(shí)現(xiàn)功能 13 指標(biāo)參數(shù) 13 指標(biāo)參數(shù)分析 137設(shè)計(jì)總結(jié) 14參考文獻(xiàn) 15附錄 16 相關(guān)設(shè)計(jì)圖 16 軟件程序 16西華大學(xué)課程設(shè)計(jì)說明書 1 前言隨著各種智益電視節(jié)目的不斷發(fā)展，越來越多的競賽搶答器派上了用場。搶答器是為智力競賽參賽者答題時進(jìn)行搶答而設(shè)計(jì)的一種優(yōu)先判決器電路?；卮鹜陠栴}后，由支持人將其按按鍵恢復(fù)，重新開始下一輪搶答。本次設(shè)計(jì)的搶答器是基于VHDL語言的智能搶答器邏輯結(jié)構(gòu)比較簡單。自頂向下設(shè)計(jì)的各個階層, 可全部用圖形也可全部用VHDL語言進(jìn)行描述, 還可采用混合方式,即頂層模塊用圖形描述, 底層元件用VHDL描述等。3)VHDL引入工作庫, 存放各種已編譯的資源, 使得一個設(shè)計(jì)的子模塊可以被另一設(shè)計(jì)引用, 達(dá)到資源共享的目的。在完成了程序的編寫后，用Quartus II進(jìn)行波形仿真，就可以觀察所設(shè)計(jì)的方案是否符合要求。 方案二 基于單片機(jī)的搶答器原理框圖如圖所示，以51單片機(jī)為核心的四路搶答器，采用數(shù)字顯示器顯示，自動鎖存顯示結(jié)果，自動復(fù)位，根據(jù)不同的搶答輸入信號，經(jīng)過單片機(jī)的控制處理產(chǎn)生不同的與輸入信號相對應(yīng)的輸出信號，經(jīng)過LED數(shù)碼管顯示相應(yīng)的搶答路數(shù)。電路圖如下： 方案三 此種方案用可編程邏輯器件FPGA來實(shí)現(xiàn)。第二種方案的設(shè)計(jì)以51單片機(jī)為核心，單片機(jī)控制簡單，精確，即使兩
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