eda課程設(shè)計說明書-免費閱讀
【正文】 b10011001。 result=439。b0100。 result=439。 end//蜂鳴器鳴叫 end 2: begin flag=1。assign count_time=count。//共四位選手output[7:0]count_time。在讓我們體會到設(shè)計電路艱辛的同時，更讓我們體會到了成功的喜悅和快樂以及團隊的合作精神的重要性。從中我們發(fā)現(xiàn)了以往學(xué)習(xí)中的許多不足，也讓我們掌握了許多以往不太牢固的知識。具體實現(xiàn)如下，搶答開始時主持人按下?lián)尨饛?fù)位鍵，系統(tǒng)進入搶答狀態(tài)，及時模塊輸出初始信號給數(shù)碼顯示模塊并顯示出初始值。當(dāng)主持人按下控制鍵、選手按下?lián)尨疰I或倒計時到時蜂鳴器短暫響起，考慮到有優(yōu)先屏蔽原則，采用一個標(biāo)志狀態(tài)變量flag，當(dāng)這個標(biāo)志變化為“1”的時候，說明有選手已經(jīng)搶答，則對其他選手輸入信號進行屏蔽，然后鎖存這個選手的編號并顯示。 EDA設(shè)計可分為系統(tǒng)級、電路級和物理實現(xiàn)級。4 軟件設(shè)計FPGA為現(xiàn)場可編程門陣列，通過EDA技術(shù)對FPGA芯片進行編程，可將一個較為復(fù)雜的數(shù)字系統(tǒng)集成于一個芯片中，制成專用集成電路芯片，并可隨時在系統(tǒng)修改其邏輯功能。Clk來一個高脈沖，count_time的數(shù)值就減一，通過分析，仿真完全符合預(yù)期所要達(dá)到的結(jié)果。當(dāng)主持人置為高電平時，搶答者才可以進行搶答，第一個成功按下?lián)尨疰I的，對應(yīng)的二極管發(fā)光，通過與門將flag信號封鎖，并輸入低電平到DFF中，則其他選手再次按下按鍵時結(jié)果不會改變，表示搶答無效，實現(xiàn)了一人搶答后，其他人不能再搶答的功能。搶答器共設(shè)置3個輸出顯示，選手代號、計數(shù)器的各位和十位，他們輸出權(quán)威BCD碼，這樣便于和顯示譯碼器連接。第二種方案的設(shè)計以51單片機為核心，單片機控制簡單，精確，即使兩組的搶答時間相差幾微秒，也能分辨出是哪組優(yōu)先按下的按鍵，充分利用了單片機系統(tǒng)的優(yōu)點，具有結(jié)構(gòu)簡單，功能強，可靠性好，實用性強的特點。 方案二 基于單片機的搶答器原理框圖如圖所示，以51單片機為核心的四路搶答器，采用數(shù)字顯示器顯示，自動鎖存顯示結(jié)果，自動復(fù)位，根據(jù)不同的搶答輸入信號，經(jīng)過單片機的控制處理產(chǎn)生不同的與輸入信號相對應(yīng)的輸出信號，經(jīng)過LED數(shù)碼管顯示相應(yīng)的搶答路數(shù)。3)VHDL引入工作庫, 存放各種已編譯的資源, 使得一個設(shè)計的子模塊可以被另一設(shè)計引用, 達(dá)到資源共享的目的。本次設(shè)計的搶答器是基于VHDL語言的智能搶答器邏輯結(jié)構(gòu)比較簡單。搶答器是為智力競賽參賽者答題時進行搶答而設(shè)計的一種優(yōu)先判決器電路。競賽者可以分成若干組，搶答時各組對主持人提出的問題在最短時間內(nèi)做出判斷，并按下?lián)尨鸢存I回答問題。變革的技術(shù)是VHDL ( Very High Speed Integrated Circuit Hardware Description Language, 超高速集成電路硬體描述語言) 。4)VHDL是標(biāo)準(zhǔn)化硬件描述語言, 屏蔽了具體工藝及器件的差異, 不會因工藝及器件的變化而變化。利用51單片機及外圍接口實現(xiàn)的搶答系統(tǒng)，利用單片機的定時器/計數(shù)器定時和記數(shù)的原理，結(jié)合軟硬件，使系統(tǒng)能夠正確的進行計時，同時使數(shù)碼管能夠正確的顯示時間。但是單片機成本較高，而且單片機內(nèi)部資源豐富，僅僅用來做搶答器對其利用率過低，所以不選擇此種方案。當(dāng)主持人按下控制鍵、選手按下?lián)尨疰I或倒計時到時蜂鳴器響。只有當(dāng)主持人按clear清零后即可再次搶答。 報警模塊在這個模塊中，主要實現(xiàn)在搶答過程中的兩次倒計時完后的蜂鳴器的鳴叫。編程及仿真工具采用Quartus II，用Verilog對其編程（還可以加點對FPGA、QuartusII、Verilog的介紹）EDA技術(shù)是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果，進行電子產(chǎn)品的自動設(shè)計。Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。本設(shè)計中回答問題的限制時間為99s，采用兩個數(shù)碼管顯示，計數(shù)采用BCD碼輸出。當(dāng)某參賽組搶先將搶答鍵按下時，系統(tǒng)將其余三路搶答信號封鎖，同時蜂鳴器發(fā)出聲音提示，組別顯示模塊送出信號給LED，從而顯示出該搶答成功組，隨后，計
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