eda課程設計說明書(存儲版)
【正文】 時模塊送出倒計時計數(shù)允許信號，開始回答問題，計時顯示器則從初始值開始計時，計時至0時，蜂鳴器發(fā)出超時報警信號，搶答終止。在大家的共同努力下，我們順利完成了任務。雖然結(jié)束了，也留下了很多遺憾，因為由于時間的緊缺和許多課業(yè)的繁忙，并沒有做到最好，但是，最起碼我們沒有放棄，它是我們的驕傲！相信以后我們會以更加積極地態(tài)度對待我們的學習、對待我們的生活。//八位寬度，驅(qū)動兩個數(shù)碼管，用于回答時間的顯示output[3:0]result。always (player or clear)begin if(clear) begin if(!flag)//用于屏蔽其他的選手 begin case(player) 1: begin flag=1。 result=439。b0011。 //顯示第四位選手獲得搶答 if(count[3:0]0) alert=1。b0000。 end end end else begin alert=0。//超時報警 count=839。 endcase end end else begin flag=0。 result=439。 end//蜂鳴器鳴叫 end 4: begin flag=1。 count[3:0]=4’b1001。//顯示按鍵的選手reg alert。//clk用于及時，clear用于主持人復位input[3:0]player。對于我個人來說，這次設計給我印象最深的就是擴大了自己的知識面，了解了更多與本專業(yè)相關(guān)的科技信息，同時培養(yǎng)了我們的設計思維，增加了實際操作的能力。通過這次EDA智能搶答器的設計，不僅了解到了搶答器的基本工作原理，還基本學會了多種軟件仿真的使用方法，并且意識到了作為一個二十一世紀的電子信息專業(yè)的學生，這些操作常識是必不可少的。6 系統(tǒng)功能、指標參數(shù) 實現(xiàn)功能本系統(tǒng)應具有的功能有：第一搶答信號的鑒別和鎖存功能；搶答計時功能；組別顯示功能；蜂鳴器提示功能。 設計思路本設計有四路不同組別的搶答輸入信號，并能識別最先搶答的信號，搶答器共有兩個輸出顯示，代表選手的LED和倒計時顯示的數(shù)碼管，它們的輸出全為BCD碼輸出，這樣便于和顯示譯碼器連接。本文所指的EDA技術(shù)，主要針對電子電路設計、PCB設計和IC設計。當clear再被置0的時，輸出被清零，可以重新開始。計時模塊仿真如下圖所示：仿真說明：Count_time的低四位表示個位數(shù)碼管的顯示，高四位表示十位數(shù)碼管的顯示，用BCD碼表示。Result[03]為發(fā)光二極管，主持人置低電平后, Result[03]都被置零。除此之外，整個搶答器還需要一個使能信號和一個歸零信號，以便搶答器實現(xiàn)公平搶答和停止。 方案論證第一種方案利用基礎電路元件以及基本的數(shù)模電知識，電路功能與阿尼清晰，各項功能達到要求簡單，顯示準確，反應靈敏，無競爭冒險的現(xiàn)象，但是電路結(jié)構(gòu)復雜，所用元器件較多，在繪制原理圖和編寫程序時比較復雜和繁瑣，所以不選擇此方案。當斷開時，RS觸發(fā)器處于手工工作狀態(tài)，當有選手搶答時，信號輸入S端，并鎖定其他選手。2)VHDL有非常豐富的數(shù)據(jù)類型: 位、位矢量、整數(shù)、實數(shù)、數(shù)組、結(jié)構(gòu)等, 可以非常靈活地描述系統(tǒng)總線和實現(xiàn)算法。Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、Verilog HDL以及AHDL（Altera Hardware Description Language）等多種設計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。可見，搶答器在現(xiàn)實生活中確實很實用，而且運用前景非常廣泛。當?shù)谝粋€人按下按鍵后，則在顯示器上顯示該組的號碼，同時將其他按鍵封鎖，使其不起作用。它是一種以IEEE 1076標準所規(guī)范的硬件描述語言, 主要用于從算法級、寄存器級到門級的多種抽象設計層次的數(shù)字系統(tǒng)建模, 已成為電子設計自動化( EDA )的一種重要手段。同時由于VHDL是國際標準, 易于ASIC 和EDA領域的國際交流。用開關(guān)做鍵盤輸出，揚聲器發(fā)生表示提示。第三種方案采用EDA技術(shù)，運用自頂向下的設計方法比較先進，實驗室有全套的開發(fā)套件，且，組員們都系
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