基于eda的智力搶答器的課程設(shè)計(jì)說明書-在線瀏覽
2024-09-12 21:50本頁面
【正文】 ] sl。reg[27:0] counter。reg[3:0] sl_reg 。always(posedge clk)begin counter=counter+1。b111110。flag=0。 block=1。 //第一組已按下按鈕，可啟動答題計(jì)時(shí)器endend……else if(!k4) //第四組別按鍵是否按下beginif(!block)beginout4=0。count=1。hc0。hf9。ha4。hb0。h99。b0111。h608f3d00) //如果答題時(shí)間到了30s，亮犯規(guī)燈begincount=0。flag=139。 //置蜂鳴器發(fā)聲標(biāo)志endelsebegincount=count+1。counter[22]amp。else buzzout=139。assign seg=seg_reg。endmodule搶答鑒別模塊圖搶答鑒別模塊用來準(zhǔn)確直觀地判斷K1，K2，K3，K4四組搶答者誰最先按下按鈕,并為顯示端送出信號，通過數(shù)顯和蜂鳴等途徑使觀眾能夠清楚地知道是哪一組搶答成功，是整個(gè)系統(tǒng)的核心部分。 module jsq(out,clk,reset)。reg [3:0] qh。reg out。always (posedge clk or negedge reset)beginout=0。else begin if({qh,ql}==839。out=1。qh=qh+1。 end end end end endendmodule計(jì)時(shí)模塊圖在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的計(jì)時(shí)功能，在有搶答開始后進(jìn)行30秒的倒計(jì)時(shí)，并且在30秒倒計(jì)時(shí)后無人搶答顯示超時(shí)并報(bào)警。input clk。output ms1,ms2,ms3,ms4,ms5,ms6,ms7,ms8,a,b,c,d,e,f,g。reg [3:0] temp,flag。b00000000。case(flag)0:begin temp=in1。end1:begin temp=in2。end2:begin temp=in3。end3:begin temp=in4。end4:begin temp=in5。end5:begin temp=in6。end6:begin temp=in7。end7:begin temp=in8。endendcasecase(temp)439。b1111110。d1:{a,b,c,d,e,f,g}=739。439。b1101101。d3:{a,b,c,d,e,f,g}=739。439。b0110011。d5:{a,b,c,d,e,f,g}=739。439。b1011111。d7:{a,b,c,d,e,f,g}=739。439。b1111111。d9:{a,b,c,d,e,f,g}=739。default:{a,b,c,d,e,f,g}=739。endcaseendendmodule在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中將BCD碼轉(zhuǎn)換成7段的功能。其中有搶答時(shí)鐘信號clk2；系統(tǒng)復(fù)位信號rst；搶答使能信號s；搶答狀態(tài)顯示信號states；無人搶答警報(bào)信號warn；計(jì)時(shí)中止信號stop；計(jì)時(shí)十位和個(gè)位信號tb，ta。譯碼在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中將BCD碼轉(zhuǎn)換成7段的功能。我們的題目是四路搶答器設(shè)計(jì)，剛開始一頭霧水，通過查資料和借鑒前輩的作品，我一步一步從迷茫到困惑再到柳暗花明，我發(fā)現(xiàn)做學(xué)問要知其然知其所以然，靜下心來，仔細(xì)研究，才能有所發(fā)現(xiàn)。 參考文獻(xiàn)[1] 黃仁欣．EDA技術(shù)實(shí)用教程．北京：清華大學(xué)出版社，2006[2] 潘松，黃繼業(yè)．EDA技術(shù)與VHDL．北京：清華大學(xué)出版社，2009[3] 江國強(qiáng)編著．EDA技術(shù)與應(yīng)用（第三版）．.北京：電子工業(yè)出版社，2010[4] 夏宇聞編著．Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)教程．.北京：北京航空航天大學(xué)出版社，2008[5] 周祖成，程曉軍，馬卓釗編著．?dāng)?shù)字電路與系統(tǒng)教學(xué)實(shí)驗(yàn)教程．北京：科學(xué)出版社，2010[6] 周潤景，蘇良碧．基于Quartus II 的數(shù)字系統(tǒng)Verilog HDL設(shè)計(jì)實(shí)例詳解．北京：電子工業(yè)出版社，2010[7] (美國)Sanir Palnitkar 譯者：夏宇聞 胡燕祥 刁嵐松．Verilog HDL數(shù)字設(shè)計(jì)與綜合（第2版）．北京：電子工業(yè)出版社，2009[8] 云創(chuàng)工作室．Verilog HDL程序設(shè)計(jì)與實(shí)踐．北京：人民郵電出版社，2009[9] 劉福奇，劉波．Verilog HDL應(yīng)用程序設(shè)計(jì)實(shí)例精講．北京：電子工業(yè)出版社，2009[10] 張延偉，楊金巖，葛愛學(xué)．verilog hdl程序設(shè)計(jì)實(shí)例詳解．北京：人民郵電出版社，2008附 錄附錄一：系統(tǒng)設(shè)計(jì)程序//========
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