多路搶答器設(shè)計(jì)_eda課程設(shè)計(jì)-在線瀏覽
2024-11-03 16:55本頁(yè)面
【正文】 ........................................................... 21 七、參考文獻(xiàn) ................................................................................................ 21 1 層次化設(shè)計(jì) 圖形輸入 文本輸入 建立項(xiàng)目文件 設(shè)計(jì)器件 增益 邏輯正確 仿真分析 引腳分配 重新調(diào)整 設(shè)計(jì)正確 生成下載文件 下載并驗(yàn)證 NO NO YES YES 設(shè)計(jì)輸入 設(shè)計(jì)生成 設(shè)計(jì)實(shí)現(xiàn) 硬件下載 程序設(shè)計(jì)流程圖 2 一 、方案設(shè)計(jì)與論證 將該任務(wù)分成七 個(gè)模塊進(jìn) 行設(shè)計(jì)，分別為：搶答器鑒別模塊、搶答器計(jì)時(shí)模塊、搶答器記分模塊、分頻模塊、譯碼模塊、數(shù)選模塊、 報(bào)警模塊， 最后是撰寫頂層文件。 搶答器鑒別模塊： 在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的搶答功能，并能對(duì)超前搶答進(jìn)行警告，還能記錄無(wú)論是正常搶答還是朝前搶答者的臺(tái)號(hào)，并且能實(shí) 現(xiàn)當(dāng)有一路搶答按鍵按下時(shí)，該路搶答信號(hào)將其余個(gè)綠搶答封鎖的功能。 搶答器計(jì)時(shí)模塊： 在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的計(jì)時(shí)功能，在有搶答開始后進(jìn)行 30 秒的倒計(jì)時(shí)，并且在 30 秒倒計(jì)時(shí)后無(wú)人搶答顯示超時(shí)并報(bào)警。 數(shù)據(jù)選擇模塊： 在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的數(shù)據(jù)輸入功能， 輸入信號(hào) a[3..0]、 b[3..0]、c[3..0]；計(jì)數(shù)輸出信號(hào) s；數(shù)據(jù)輸出信號(hào) y； 計(jì)數(shù)脈沖 clk2，實(shí)現(xiàn) a、 b、 c 按脈沖輪流選通，在數(shù)碼管上顯示。 譯碼模塊： 在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中將 BCD 碼轉(zhuǎn)換成 7 段的 功能 。 頂層文件： 在這個(gè)模塊中是對(duì)前七 個(gè)模塊的綜合編寫的頂層文件。對(duì)于需顯示的信息，需要增加或外接譯碼器，進(jìn)行顯示譯碼。整個(gè)系統(tǒng)的大致組成框圖如圖 所示。它包括鑒別與鎖存模塊、定時(shí)與犯規(guī)設(shè)置模塊以及計(jì)分模塊。搶答鑒別模塊 use 。 entity qdjb is 5 port(rst,clk2:in std_logic。 states:buffer std_logic_vector(3 downto 0)。 end qdjb。 begin p1:process(s0,rst,s1,s2,s3,clk2) begin if rst=39。 then tmp=39。st=0000。event and clk2=39。 then if (s0=39。 or st(0)=39。)and not( st(1)=39。 or st(2)=39。 or st(3)=39。 ) then st(0)=39。 end if 。139。139。139。139。139。139。 if (s2=39。 or st(2)=39。)and not( st(0)=39。 or st(1)=39。 or st(3)=39。 ) then st(2)=39。 end if 。139。139。139。139。139。139。 tmp=s0 or s1 or s2 or s3。 end process p1。 elsif (st=0001) then states=0001。 elsif (st=0100) then states=0011。 end if。 end one。其中有四個(gè)搶答信號(hào) s0、 s s s3；搶答使能信號(hào)s；搶答狀態(tài)顯示信號(hào) states；搶答與警報(bào)時(shí)鐘信號(hào) clk2；系統(tǒng)復(fù)位信號(hào) rst；警報(bào)信號(hào) tmp。 use 。 entity js is port(clk,rst,s,stop:in std_logic。 ta,tb:buffer std_logic_vector(3 downto 0))。 architecture one of js is signal co:std_logic。039。139。 elsif clk39。139。039。139。co=39。 else ta=ta1。 end if。 end process p1。039。139。 elsif co39。139。139。 else tb=tb1。 end if。 end process p2。 仿真圖 9 計(jì)時(shí)模塊圖 在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的計(jì)時(shí)功能，在有搶答開始后進(jìn)行 30 秒的倒計(jì)時(shí)，并且在 30 秒倒計(jì)時(shí)后無(wú)人搶答顯示超時(shí)并報(bào)警。 （三）數(shù)據(jù)選擇模塊 VHDL 源程序 library ieee。 use 。 entity sjxz is port (a,b,c: in std_logic_vector(3 downto 0)。 s: out std_logic_vector(1 downto 0)。 end sjxz。 begin s=count。039。 elsif(clk239。139。 else count=count+1。 end if。
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