eda技術(shù)課程設(shè)計-四人搶答器設(shè)計-在線瀏覽
2024-12-30 01:31本頁面
【正文】 搶答那么搶答顯示臺（ states）會顯示哪一個在搶答。 ２、本模塊為計時模塊。 仿真波形如下： 其工作情況：系統(tǒng)復(fù)位信號來臨（即 rst=‘ 1’ ） ,計時復(fù)位為 20 秒倒計時，當(dāng)主持人允許搶答時，開始倒計時，隨著系統(tǒng)時鐘來一個上升沿倒計時減 1，當(dāng)?shù)?20 倒計時計玩仍然無人搶答時，警報指示燈亮 (即 warn=‘ 1’ )，若有人搶答主持人可以按下中止鍵（即 stop=‘ 1’），這樣倒計時就會回到 20秒初始狀態(tài)。 ３、數(shù)據(jù)選 擇模塊 該模塊主要實現(xiàn)搶答的數(shù)據(jù)輸入方面的功能，因此，該模塊應(yīng)該包括 3 個輸入信號 A[3..0]、 B[3..0 ]、 C[3..0]。 ４、報警模塊 該模塊實現(xiàn)報警功能，包括一個有效電平輸入信號 I，狀態(tài)輸出信號 Q,計數(shù)脈沖 CLK，其具體功能是：主持人按下控制鍵，在 20S 內(nèi)，若無人搶答則電路開始報警；若是有人提前搶答，也會報警。 ６、編寫頂層文件 頂層文件就是把前面幾個模塊綜合起來，實現(xiàn)整個電路的功能。 第一次系統(tǒng)復(fù)位后，主任人還沒有宣布搶答開始，但 a 臺超前搶答了，主持人給予警告；接著第二輪系統(tǒng)復(fù)位后，主持人宣布搶答開始， c 臺先搶答成功，搶答顯示臺號顯示為 3。本 課程設(shè)計選擇模式 5，管腳鎖定如上圖，在鎖定后對設(shè)計文件進(jìn)行重新編譯，產(chǎn)生設(shè)計電路的下載文件（ .sof）。 三、方案總結(jié) 該方案基本實現(xiàn)任務(wù)書上的要求，其優(yōu)缺點如 下 ： 方案優(yōu)點：分模塊設(shè)計，簡明易懂，容易修改。 四、心得體會 經(jīng)過 2 個星期的課程設(shè)計，我對 EDA 這門課程有了更加深刻的認(rèn)識。而且，我們以前寫的都是一些小程序，小模塊，智能實現(xiàn)一種基本功能，并沒有對幾個大型模塊進(jìn)行綜合設(shè)計，所以也不能體會到設(shè)計一個大工程需要花費多少心血。首先，我對 VHDL 語言掌握的更加熟練，在編程時比以前速度更快，準(zhǔn)確度更高。而且， 在每個模塊編寫完成之后， 不用急于仿真，等整體編譯成功后，先進(jìn)行總體仿真，看出現(xiàn)的錯誤在什么地方，這個地方是由哪個部分控制的，然后再對該部分進(jìn)行仿真，看有沒有問題 。例如，時鐘頻率過高或過低都會影響實驗效果。 總之 ，通過這次課程設(shè)計，我認(rèn)識到了自己的不足，也收獲了很多。 use 。 entity qdjb is 搶答警報 port(clk2,en,rst:in std_logic。 ring:out std_logic。 end qdjb。 signal t:std_logic_vector(5 downto 0)。 p1:process(a,rst,b,c,d,tmp) begin if rst=39。 then tmp=39。states=0000。139。139。tmp=39。 elsif b=39。 then states=0010。039。139。tmp=39。 elsif d=39。 then states=0100。039。139。 end if 。 end process p1。139。ringf=39。 elsif clk239。139。039。139。t=t+1。039。 end if。 end process p3。 end one。 use 。 entity js is 計時 port(clk,rst,en,stop:in std_logic。 ta,tb:buffer std_logic_vector(3 downto 0))。 architecture one of js is signal co:std_logic。139。139。 elsif clk39。
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