【正文】 淀二氧化硅的混合方式生成柵極氧化膜。當(dāng)氧化膜變厚，二氧化硅的粘滯性流動(dòng)將降低此應(yīng)力，使擴(kuò)散系數(shù)接近于無(wú)應(yīng)力下的值。 介質(zhì)淀積 淀積介電薄膜主要用于分立器件與集成電路的隔離與保護(hù)層。其中 PECVD是利用能量增強(qiáng) CVD反應(yīng)，除了一般 CVD系統(tǒng)的熱能外，另加等離子體能量。 常壓化學(xué)氣相淀積的反應(yīng)爐與圖 ，唯一差別為通入的氣體不同。氣體由一端通入另一端抽出，晶片垂直置于有溝槽的石英舟內(nèi)。相比之下，利用射頻加熱的水平外延反應(yīng) 器壁則為冷壁。其反應(yīng)腔由圓柱形玻璃或鋁構(gòu)成，兩端均以鋁板封口。兩電極間的射頻電壓將產(chǎn)生等離子體放電。反應(yīng)氣體由下電極周圍的氣孔流入反應(yīng)爐內(nèi)。 二氧化硅 CVD法淀積的二氧化硅無(wú)法取代熱氧化法所生長(zhǎng)的二氧化硅，這是因?yàn)闊嵫趸ㄋ玫降谋∧ぞ哂凶罴训碾娞匦?，所?CVD僅作為候補(bǔ)方法。摻雜有磷的二氧化硅，不僅可作為金屬層間的隔離材料，亦可淀積于器件表面作為保護(hù)層。 一、淀積法 二氧化硅膜可由多種方式淀積。以磷擦背雜的二氧化硅為例，其化學(xué)反應(yīng)為 SiH4+O2→ SiO2+H2 (12) 4PH3+5O2→ 2P2O5+6H2 (13) 淀積時(shí)，可在常壓 CVD反應(yīng)爐中或 LPCVD反應(yīng)爐中進(jìn)行。 對(duì)中等溫度 （ 500℃ 800℃ ）的二氧化硅淀積，可將四乙氧基烷 [化學(xué)式 Si(OC2H5)4 Si(OC2H5)4,在 LPCVD反應(yīng)爐中進(jìn)行分解而得到。以硅烷 氧氣形成氧化膜的激活能相當(dāng)?shù)停簾o(wú)摻雜氧化膜激活能約為 ，有磷摻雜的氧化膜其激活能則幾乎為 0。其中 p為 TEOS的分壓， p0約為 30Pa。 近年來(lái)，在常壓及低壓下使用 TEOS及臭氧為氣體源的化學(xué)氣相淀積方法已被提出來(lái)。這種技術(shù)可雜低溫下淀積出具有共形性好及低粘滯性的氧化膜。如圖 。 圖 圖 對(duì)于高淀積溫度（ 900℃ ），可將二氯硅烷與氧化氬氮在低溫下反應(yīng)形成二氧化硅。 二、 二氧化硅的特性 二氧化硅薄膜淀積的方法與特性列于表 。 當(dāng)溫度低于 500℃ ，薄膜密度變的較低。二氧化硅的折射率對(duì)波長(zhǎng)為 。氧化膜在氫氟酸溶液中的腐蝕速率與淀積溫度、退火過(guò)程及摻雜濃度有關(guān)。 三、 臺(tái)階覆蓋 臺(tái)階覆蓋指的是淀積薄膜的表面幾何形貌（拓?fù)鋱D）與半導(dǎo)體表面的各種臺(tái)階形狀的關(guān)系。 圖 圖 圖 （ b)為一非共形的臺(tái)階覆蓋的例子。其到達(dá)角度（ φ 1）可從 0℃ 180℃ 變化。 因此淀積薄膜在上表面的厚度為側(cè)壁方向的兩倍。 用 TEOS低壓分解形成的二氧化硅因?yàn)槟茉诒砻嫜杆龠w移，所以有良好的臺(tái)階覆蓋性。但是，硅烷與氧反應(yīng)淀積時(shí)不發(fā)生表面遷移，故臺(tái)階覆蓋由到達(dá)角度決定。 四、磷硅玻璃回流 在金屬層間，一般需淀積表面平滑的二氧化硅作為絕緣體層。圖 微鏡橫截面照片。磷硅玻璃回流與退火時(shí)間、溫度、磷的濃度及退火時(shí)的環(huán)境有密切的關(guān)系。 [（ 10G%） /10] （ 17） 若要 θ 小于 45176。但當(dāng)含量高于 8%以上時(shí)，氧化膜中的磷與水氣結(jié)合成磷酸，將腐蝕金屬膜（鋁膜）。 氮化硅 利用氮化的方法（如以氨氣）生長(zhǎng)氮化硅相當(dāng)困難，其主要原因是生長(zhǎng)速率太慢，且需很高的生長(zhǎng)溫度。此外，因表面氧化速率很慢，氮化硅薄膜可作為遮蔽物，使露出硅表面區(qū)域可選擇性生長(zhǎng)二氧化硅（場(chǎng)氧）。 由于其淀積溫度較低，適合在制作完成的器件上淀積最后的保護(hù)層；其抗刮性極佳，適合作為防止外界水氣與鈉離子擴(kuò)散至器件的材料?；瘜W(xué)反應(yīng)如下： 3SiCl2H2+4NH3→ Si3N4+6H2+6HCl （ 18） 薄膜均勻性好、產(chǎn)量（即每小時(shí)可處理的晶片數(shù)）高是低壓工藝的優(yōu)點(diǎn)。淀積氮化硅層的激活能為 。 在等離子體增強(qiáng) CVD中，氮化硅可用硅烷與氨在氬等離子體中感應(yīng)生成，或用硅烷在氮?dú)獾牡入x子體中反應(yīng)生成。淀積氮化硅薄膜使用徑向氣流平板式反應(yīng)腔，如圖 （ b)所示。 以等離子體增強(qiáng) CVD生長(zhǎng)的薄膜含高濃度的氫。如圖 ，器件柵極的速度增益將因金屬層間的金屬連線 RC時(shí)間常數(shù)增加而抵消。因此 ULSI電路中 ,金屬連線的連接方式將成為影響 IC芯片特性的決定因素。降低電容的方式包括：增加介質(zhì)厚度、降低連線材料厚度與面積等。 ULSI電路中，有不少合成的低介電常數(shù)材料以應(yīng)用在金屬層間的介質(zhì)上。這些材料涵蓋無(wú)機(jī)和有機(jī)物質(zhì)，其淀積方式包括：化學(xué)氣相淀積或旋轉(zhuǎn)涂布方式。為保證器件的正常工作， DRAM的儲(chǔ)存電容值必須維持在40fF左右。電容的面積可通過(guò)堆疊或溝槽的方式增加，這些結(jié)構(gòu)將在 5章中討論。 多種高介電常數(shù)材料 [如鈦酸鍶鋇（ BST）及鈦酸鉛鋯（ PZT）等 ]列于表。氧化鉭 (Ta2O5)介電常數(shù)范圍在 2030之間。氧化鉭膜可有 CVD的方式生成，所使用氣體為 TaCl5和 O2。圖 極時(shí)，電容的最長(zhǎng)擊穿時(shí)間與氧化膜厚度的關(guān)系。鋁電極之所以擊穿時(shí)間較短，是因鋁原子在電場(chǎng)的作用下會(huì)遷移到氧化膜所致。另外，多晶硅亦可用來(lái)制作導(dǎo)體與高電阻值的電阻。上述兩種每次均可淀積數(shù)百片的晶片，且厚度均勻（即誤差在 5%以內(nèi)）。在硅烷分壓較低時(shí)，淀積速率與硅烷的分壓成正比，而當(dāng)硅烷分壓提升，其淀積速率逐漸呈現(xiàn)飽和。當(dāng)溫度更高時(shí)，由于氣相反應(yīng)的緣故，導(dǎo)致薄膜變的粗糙且吸附能力不佳并有硅烷不足的現(xiàn)象。溫度低于 600℃ ，淀積速率太慢，所以不實(shí)用。淀積溫度在 600℃ 650℃ 之間時(shí)，所得多晶硅為圓柱形，由多晶硅粒所構(gòu)成，大小約為 ，擇優(yōu)取向?yàn)椋?110）。