頻率計設(shè)計應(yīng)用ppt課件-在線瀏覽
2025-06-24 12:02本頁面
【正文】 乘積項選擇矩陣 可編程寄存器 每個可編程寄存器可以按三種時鐘輸入模式工作： ◆ 全局時鐘信號。 4）縮短設(shè)計周期。 2）工作速度快。第 2章 頻率計設(shè)計應(yīng)用 《 CPLD與 FPGA的應(yīng)用 》 可編程邏輯器件概述 把大量的基本邏輯門電路集成在一個芯片中，通過編程將部分基本邏輯門按照邏輯關(guān)系連接起來，就可以實現(xiàn)一個數(shù)字系統(tǒng)，改變連線關(guān)系則可以實現(xiàn)另一個數(shù)字系統(tǒng)。這種可以通過編程改變邏輯門連接關(guān)系的集成電路芯片就是可編程邏輯器件PLD(Programmable Logic Devices)， 1） 集成度高、可靠性好。 3）提高系統(tǒng)的設(shè)計靈活性。 5）增加系統(tǒng)的保密性能。 ◆ 全局時鐘信號由高電平有效的時鐘信號使能。 邏輯陣列塊 LAB ? 1個 LAB=16個基本宏單元 芯片型號 EMP7032 EPM7096 EPM7128 EPM7192 宏單元個數(shù) 32 96 128 192 邏輯陣列塊個數(shù) 2 6 8 12 最大 I/O腳數(shù) 36 76 100 124 I/O引腳 為使芯片外部引腳不致過密，有些宏單元的輸出沒有送到芯片外部，而是用于內(nèi)部信號反饋，成為 隱埋的邏輯宏單元 ，故大多數(shù)芯片的 I/O腳數(shù)小于宏單元數(shù)。 EPM7128S器件的 I/O控制塊 I/O控制塊 MAX7128S的結(jié)構(gòu) 邏輯陣列塊 對于每個 LAB，輸入信號來自 3部分： （ 1）來自作為通用邏輯輸入的 PIA的 36個信號； （ 2）來自全局控制信號，用于寄存器輔助功能； （ 3）從 I/O引腳到寄存器的直接輸入通道。 否則，每個宏單元要重復(fù)實現(xiàn)此乘積項。 只有同一個 LAB才可共享。 最多可有 3級并聯(lián)，形成 20個乘積項的表達(dá)式。 …… …… 并聯(lián)擴展乘積項 FPGA的結(jié)構(gòu)和工作原理 . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOE IOE . . . IOE IOE . . . IOE IOE . . . IOE IOE EAB EAB EAB LI LA LAB RI CI LE FPGA的結(jié)構(gòu)和工作原理 幾個概念 ? 邏輯陣列（ LA）由多個邏輯陣列塊（ LAB）組成。 ? 每行 LAB中放置一個隱埋陣列塊（ EAB） ? 行、列信號通過行、列互連通道（ RI、 CI）連接。 ? 一個 LAB包括 8個邏輯單元 LE，用局部互連通道 LI提供數(shù)據(jù)信號與控制信號。 ? LE的核心為一個 4輸入 1輸出的查找表（ LUT），可看作一個 ROM存儲器，邏輯函數(shù) F=?（ A， B， C， D）的值存儲其中，對于不同輸入，可快速讀出 F的輸出值。 ? 一個 N輸入查找表 (LUT， Look Up Table)可以實現(xiàn) N個輸入變量的任何邏輯功能，如 N輸入“與”、 N輸入“異或”等。 ? 一塊 EAB的 RAM容量為 2048bits，可設(shè)為 4種不同形式，也有 4 種不同的數(shù)據(jù)線及地址線的數(shù)量。 FLEX 10K 系列的 EAB ? 什么是 EAB（ Embbeded Arry Block） ? ? 容量為 2048 bit的 RAM ? 可以配置為存儲器或者邏輯函數(shù) ? 實現(xiàn)兆功能（ Megafunction〕 ? 實現(xiàn)存儲器或者特殊的邏輯函數(shù)比單個的邏輯單元 (LE)更有效 LE
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