頻率計(jì)設(shè)計(jì)應(yīng)用ppt課件(已修改)
2025-05-19 12:02 本頁(yè)面
【正文】 第 2章 頻率計(jì)設(shè)計(jì)應(yīng)用 《 CPLD與 FPGA的應(yīng)用 》 可編程邏輯器件概述 把大量的基本邏輯門電路集成在一個(gè)芯片中，通過編程將部分基本邏輯門按照邏輯關(guān)系連接起來，就可以實(shí)現(xiàn)一個(gè)數(shù)字系統(tǒng)，改變連線關(guān)系則可以實(shí)現(xiàn)另一個(gè)數(shù)字系統(tǒng)。這種可以通過編程改變邏輯門連接關(guān)系的集成電路芯片就是可編程邏輯器件PLD(Programmable Logic Devices)， 1） 集成度高、可靠性好。 2）工作速度快。 3）提高系統(tǒng)的設(shè)計(jì)靈活性。 4）縮短設(shè)計(jì)周期。 5）增加系統(tǒng)的保密性能。 2. PLD的分類 集成度 低集成度芯片 高集成度芯片 可編程邏輯器件 乘積項(xiàng)結(jié)構(gòu)器件 查找表結(jié)構(gòu)器件 編程工藝 熔絲 (Fuse)型器件 反熔絲 (Antifuse)型器件 EPROM型 EEPROM型 SRAM型 Flash型 PLD中陣列的表示方法 PLD的互補(bǔ)緩沖器 PLD的互補(bǔ)輸入 PLD中與陣列表示 PLD中或陣列的表示 陣列線連接表示 CPLD的結(jié)構(gòu)和工作原理 MAX7000系列的單個(gè)邏輯宏單元結(jié)構(gòu) A C D B F F=CD+/A/BC+/ABD+A/BD+AB/C/D CD /A/BC /ABD A/BD AB/C/D 2. 可編程與或陣列 ——用戶決定連接點(diǎn) A C D B F F=CD+/A/BC+/ABD+A/BD+AB/C/D CD /A/BC /ABD A/BD AB/C/D —— 用 EEPROM設(shè)置選擇輸出極性 XOR 設(shè) A為 0，輸出 F 設(shè) A為 1，輸出 /F ．．． 輸出=/AF+A/F A D觸發(fā)器與 2選 1數(shù)據(jù)選擇器 ——決定組合邏輯還是時(shí)序邏輯 XOR …… D Q CLK D1 D2 Y 21MUX B=1，輸出 D1，組合電路 B=0，輸出 D2，時(shí)序電路 B ——使輸出又可作為輸入 XOR …… D Q CLK D1 D2 Y 21MUX OE OE=1，信號(hào)輸出 OE=0，高阻態(tài)，可輸入信號(hào) PIN MAX7000S 系列的宏單元結(jié)構(gòu) PRN CLRN ENA 邏輯陣列 全局 清零 共享 邏輯 擴(kuò)展項(xiàng) 清零 時(shí)鐘 清零選擇 數(shù)據(jù)選擇器 并行 擴(kuò)展項(xiàng) 通往 I/O 模塊 通往 PIA 乘積項(xiàng)選擇矩陣 來自 I/O引腳 全局 時(shí)鐘 Q D EN 來自 PIA的 36個(gè)信號(hào) 快速輸入選擇 2 邏輯宏單元 邏輯宏單元 邏輯陣列 乘積項(xiàng)選擇矩陣 可編程寄存器 每個(gè)可編程寄存器可以按三種時(shí)鐘輸入模式工作： ◆ 全局時(shí)鐘信號(hào)。 ◆ 全局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能。 ◆ 用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘。 邏輯陣列塊 LAB ? 1個(gè) LAB=16個(gè)基本宏單元 芯片型號(hào) EMP7032 EPM7096 EPM7128 EPM7192 宏單元個(gè)數(shù) 32 96 128 192 邏輯陣列塊個(gè)數(shù) 2 6 8 12 最大 I/O腳數(shù) 36 76 100 124 I/O引腳 為使芯片外部引腳不致過密，
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