eda課程設(shè)計--簡易頻率計設(shè)計-在線瀏覽
2025-03-02 15:30本頁面
【正文】 COUNTER_CLR。 input SIGNAL_TEST。 reg LOAD。 reg DIVIDE_CLK。 reg A1,A2。 =0。 DIVIDE_CLK=~DIVIDE_CLK。 end //頻率計數(shù)控制信號的產(chǎn)生：產(chǎn)生LOAD信號和COUNTER_CLR信號 always (posedge SIGNAL_TEST) begin A1=~DIVIDE_CLK。 end always (A1 or A2) begin LOAD=A1amp。(!A2)。//產(chǎn)生驅(qū)動計數(shù)模塊的信號GATED_CLK，也就是被計數(shù)模塊檢測的信號 assign GATED_CLK=SIGNAL_TESTamp。 endmodule ：module FREQUENCY_COUNTER_BLOCK(COUT,FLOW_UP,CLOCK_IN,RESET,LOAD,COUNTER_CLR)。 output FLOW_UP。 input LOAD。 input RESET。 reg FLOW_UP。 //二進制位寬，為便于移植，所有定義了成參數(shù) reg[B_SIZE+3:0] bcd。 reg[B_SIZE1:0] bin。 //計數(shù)器完成計數(shù)得到二進制表示的頻率數(shù)值 always (CLOCK_IN or RESET or LOAD or COUNTER_CLR) begin if(RESET|COUNTER_CLR) begin TEMP=0。 end else if(LOAD) binary=TEMP。 binary=9999。 end //將二進制表示（或十六進制表示）的數(shù)轉(zhuǎn)換為BCD碼的形式，便于數(shù)碼管譯碼顯示 always (binary or RESET) begin bin=binary。 if(RESET) bcd=0。 if(result[3:0]4) result[3:0]=result[3:0]+439。 if(result[7:4]4) result[7:4]=result[7:4]+439。 if(result[11:8]4) result[11:8]=result[11:8]+439。 if(result[15:12]4) result[15:12]=result[15:12]+439。 if(result[19:16]4) result[19:16]=result[19:16]+439。 result=result1。 end result[0]=bin[B_SIZE1]。 end end assign COUT=bcd[15:0]。 output[10:0] DOUT。 input DCLK_IN。 reg[10:0] DOUT。 reg[1:0] 。 else begin =+1。b00: begin DOUT[10:7]=439。 Temp1=CDIN[3:0]
范文總結(jié)相關(guān)推薦
鄂ICP備17016276號-1