eda課程設(shè)計(jì)--簡易頻率計(jì)設(shè)計(jì)-在線瀏覽
2024-08-01 10:15本頁面
【正文】 GATED_CLK、 LOAD、 COUNTER_CLR 信號(hào)的關(guān)系： 程序中用到的信號(hào)變量： FREQUENCY_COUNTROL_BLOCK FREQUENCY_COUNTER_BLOCK FREQUENCY_DISPLY_BLOCK GATED_CLK 采樣信號(hào) COUT 計(jì)數(shù)輸出信號(hào) DOUT 輸出到數(shù)碼管 LOAD 控制計(jì)數(shù)器信號(hào) FLOW_UP 計(jì)數(shù)溢出信號(hào) CDIN 計(jì)數(shù)輸入信號(hào) COUNTER_CLR 清零計(jì)數(shù)器信號(hào) CLOCK_IN 計(jì)數(shù)器時(shí)鐘信號(hào) DCLK_IN 標(biāo)準(zhǔn)時(shí)鐘信號(hào) CLK_IN 標(biāo)準(zhǔn)時(shí)鐘信號(hào) LOAD 控制計(jì)數(shù)輸出 RESET 復(fù)位信號(hào) SIGNAL_TEST 測試信號(hào) COUNTER_CLR 清零計(jì)數(shù)信號(hào) RESET 復(fù)位信號(hào) RESET 復(fù)位信號(hào) 山東建筑大學(xué)課程設(shè)計(jì)說明書 4 二、 各模塊程序及仿真 此設(shè)計(jì)運(yùn)用元件例化的方法進(jìn)行功能的實(shí)現(xiàn)，所以各個(gè)模塊即使相互獨(dú)立又是彼此聯(lián)系的，三個(gè)模塊和一個(gè)頂層共同完成方波信號(hào)的測量。 output GATED_CLK。 output COUNTER_CLR。 input SIGNAL_TEST。 reg LOAD。 reg DIVIDE_CLK。 reg A1,A2。 =0。 DIVIDE_CLK=~DIVIDE_CLK。 end //頻率計(jì)數(shù)控制信號(hào)的產(chǎn)生：產(chǎn)生 LOAD 信號(hào)和 COUNTER_CLR 信號(hào) always (posedge SIGNAL_TEST) begin A1=~DIVIDE_CLK。 end always (A1 or A2) begin LOAD=A1amp。(!A2)。 //產(chǎn)生驅(qū)動(dòng)計(jì)數(shù)模塊的信號(hào) GATED_CLK，也就是被計(jì)數(shù)模塊檢測的信號(hào) assign GATED_CLK=SIGNAL_TESTamp。 endmodule 計(jì)數(shù)器模塊： module FREQUENCY_COUNTER_BLOCK(COUT,FLOW_UP,CLOCK_IN,RESET,LOAD,COUNTER_CLR)。 output FLOW_UP。 input LOAD。 input RESET。 reg FLOW_UP。 //二進(jìn)制位寬，為便于移植，所有定義了成參數(shù) reg[B_SIZE+3:0] bcd。 reg[B_SIZE1:0] bin。 //計(jì)數(shù)器完成計(jì)數(shù)得到二進(jìn)制表示的頻率數(shù)值 always (CLOCK_IN or RESET or LOAD or COUNTER_CLR) begin if(RESET|COUNTER_CLR) begin TEMP=0。 end else if(LOAD) binary=TEMP。 binary=9999。 end //將二進(jìn)制表示（或十六進(jìn)制表示）的數(shù)轉(zhuǎn)換為 BCD 碼的形式，便于數(shù)碼管譯碼顯示 always (binary or RESET) begin bin=binary。 if(RESET) bcd=0。 if(result[3:0]4) result[3:0]=result[3:0]+439。 if(result[7:4]4) result[7:4]=result[7:4]+439。 if(result[11:8]4) result[11:8]=result[11:8]+439。 if(result[15:12]4) result[15:12]=result[15:12]+439。 if(result[19:16]4) result[19:16]=result[19:16]+439。 result=result1。 end result[0]=bin[B_SIZE1]。
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