【正文】 信號(hào)，用來(lái)對(duì)輸入信號(hào)采樣，得到采樣信號(hào) GATED_CLK；為了能夠控制計(jì)數(shù)模塊對(duì)采樣的信號(hào)進(jìn)行正常計(jì)數(shù)及保存計(jì)數(shù)后的頻率，這要求，要在計(jì)數(shù)器剛好完成計(jì)數(shù)后立即將數(shù)據(jù)輸出給顯示部分進(jìn)行顯示，并且要為下次計(jì)數(shù)做好準(zhǔn)備，因此數(shù)據(jù)信號(hào)處理部分還要有產(chǎn)生控制計(jì)數(shù)器的兩個(gè)信號(hào)LOAD和 COUNTER_CLR， LOAD信號(hào)控制計(jì)數(shù)完成后的數(shù)據(jù)及時(shí)輸出給顯示，COUNTER_CLR 信號(hào)控制計(jì)數(shù)器清零；計(jì)數(shù)模塊就是完成對(duì)采樣信號(hào)的計(jì)數(shù)，并當(dāng)計(jì)數(shù)發(fā)生溢出時(shí)產(chǎn)生溢出信號(hào) FLOW_UP；顯示控制模塊要完成將計(jì)數(shù) 模山東建筑大學(xué)課程設(shè)計(jì)說(shuō)明書(shū) 3 塊輸入的信號(hào)進(jìn)行譯碼顯示。 end else if(==1000000) begin =0。 input COUNTER_CLR。 result=0。 bcd=result。end 239。b0001: DOUT[6:0]=739。b1111101。 input TEST_CLK_IN。只有遇到實(shí)際問(wèn)題并根據(jù)自己對(duì)課堂上獲得的專(zhuān)業(yè)知識(shí)的理解來(lái)解決才能真正的提高自己的能力。我發(fā)現(xiàn)了動(dòng)手實(shí)踐的重要性。 output FLOW_UP。 //6dh=5 439。b0111111。b0001。 bin=bin1。 end else if(CLOCK_IN) TEMP=TEMP+1。 input CLOCK_IN。 //信號(hào)分頻：由 CLK_IN 得到分頻后的信號(hào) DIVIDE_CLK() always (posedge CLK_IN) begin if(RESET) begin DIVIDE_CLK=0。 本設(shè)計(jì)要求基準(zhǔn)時(shí)鐘的頻率為 1MHZ。其設(shè)計(jì)的靈活性使得 EDA 技術(shù)得以快速發(fā)展和廣泛應(yīng)用。 信號(hào)描述 測(cè)試信號(hào)采樣原理： GATED_CLK、 LOAD、 COUNTER_CLR 信號(hào)的關(guān)系： 程序中用到的信號(hào)變量： FREQUENCY_COUNTROL_BLOCK FREQUENCY_COUNTER_BLOCK FREQUENCY_DISPLY_BLOCK GATED_CLK 采樣信號(hào) COUT 計(jì)數(shù)輸出信號(hào) DOUT 輸出到數(shù)碼管 LOAD 控制計(jì)數(shù)器信號(hào) FLOW_UP 計(jì)數(shù)溢出信號(hào) CDIN 計(jì)數(shù)輸入信號(hào) COUNTER_CLR 清零計(jì)數(shù)器信號(hào) CLOCK_IN 計(jì)數(shù)器時(shí)鐘信號(hào) DCLK_IN 標(biāo)準(zhǔn)時(shí)鐘信號(hào) CLK_IN 標(biāo)準(zhǔn)時(shí)鐘信號(hào) LOAD 控制計(jì)數(shù)輸出 RESET 復(fù)位信號(hào) SIGNAL_TEST 測(cè)試信號(hào) COUNTER_CLR 清零計(jì)數(shù)信號(hào) RESET 復(fù)位信號(hào) RESET 復(fù)位信號(hào) 山東建筑大學(xué)課程設(shè)計(jì)說(shuō)明書(shū) 4 二、 各模塊程序及仿真 此設(shè)計(jì)運(yùn)用元件例化的方法進(jìn)行功能的實(shí)現(xiàn)，所以各個(gè)模塊即使相互獨(dú)立又是彼此聯(lián)系的，三個(gè)模塊和一個(gè)頂層共同完成方波信號(hào)的測(cè)量。 DIVIDE_CLK=~DIVIDE_CLK。 input RESET。 if(RESET) bcd=0。 end end assign COUT=bcd[15:0]。b01: begin DOUT[10:7]=439。b0000110。 //7dh=6 439。 input RESET。這也提醒我在平時(shí)的學(xué)習(xí)生活中不能一味埋頭于課本知識(shí)，當(dāng)今社會(huì)競(jìng)爭(zhēng)越來(lái)越激烈，社會(huì)對(duì)人才的要求越來(lái)越全面，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，必須靠實(shí)踐作支撐。但有了更深刻的認(rèn)識(shí)之后我發(fā)現(xiàn)學(xué)好 Verilog HDL 語(yǔ)言可以設(shè)計(jì)出大規(guī)模的 、功能復(fù)雜的電路系統(tǒng)。 output[10:0] DOUT。b1101101。b0000: DOUT[6:0]=739。b00: begin DOUT[10:7]=439。 result=result1。 binary=9999。 output FLOW_UP。 reg A1,A2。 脈沖信號(hào)的頻率就是在單位時(shí)間內(nèi)所產(chǎn)生的脈沖個(gè)數(shù)，其表達(dá)式為 f＝ N／T，其中 f 為被測(cè)信號(hào)的頻率， N 為計(jì)數(shù)器所累