eda課程設(shè)計(jì)--簡(jiǎn)易頻率計(jì)設(shè)計(jì)-文庫(kù)吧資料
2025-06-13 10:15本頁(yè)面
【正文】 7 repeat(B_SIZE1) begin result[0]=bin[B_SIZE1]。 result=0。 end else if(CLOCK_IN) TEMP=TEMP+1。 else if(TEMP9999) begin FLOW_UP=1。 FLOW_UP=0。 reg[B_SIZE+3:0] result。 //轉(zhuǎn)換后的 BCD 碼的位數(shù)要比二 進(jìn)制多 4 位 reg[B_SIZE1:0] binary。 山東建筑大學(xué)課程設(shè)計(jì)說(shuō)明書(shū) 6 parameter B_SIZE=16。 reg[15:0] TEMP。 input COUNTER_CLR。 input CLOCK_IN。 output[15:0] COUT。DIVIDE_CLK。 end always (posedge SIGNAL_TEST) COUNTER_CLR=LOAD。amp。 end always (posedge SIGNAL_TEST) begin A2=A1。 end else 山東建筑大學(xué)課程設(shè)計(jì)說(shuō)明書(shū) 5 =+1。 end else if(==1000000) begin =0。 //信號(hào)分頻：由 CLK_IN 得到分頻后的信號(hào) DIVIDE_CLK() always (posedge CLK_IN) begin if(RESET) begin DIVIDE_CLK=0。 reg[19:0] 。 reg COUNTER_CLR。 input RESET。 input CLK_IN。 output LOAD。 信號(hào)處理模塊 _verilog： module FREQUENCY_COUNTROL_BLOCK(GATED_CLK,LOAD,COUNTER_CLR,CLK_IN,SIGNAL_TEST,RESET)。 原理框圖 根據(jù)設(shè)計(jì)要求，輸入系統(tǒng)的標(biāo)準(zhǔn)時(shí)鐘信號(hào)要先經(jīng)過(guò)分頻后得到一個(gè)周期 為2s 占空比 50%的信號(hào)，用來(lái)對(duì)輸入信號(hào)采樣，得到采樣信號(hào) GATED_CLK；為了能夠控制計(jì)數(shù)模塊對(duì)采樣的信號(hào)進(jìn)行正常計(jì)數(shù)及保存計(jì)數(shù)后的頻率，這要求，要在計(jì)數(shù)器剛好完成計(jì)數(shù)后立即將數(shù)據(jù)輸出給顯示部分進(jìn)行顯示，并且要為下次計(jì)數(shù)做好準(zhǔn)備，因此數(shù)據(jù)信號(hào)處理部分還要有產(chǎn)生控制計(jì)數(shù)器的兩個(gè)信號(hào)LOAD和 COUNTER_CLR， LOAD信號(hào)控制計(jì)數(shù)完成后的數(shù)據(jù)及時(shí)輸出給顯示，COUNTER_CLR 信號(hào)控制計(jì)數(shù)器清零；計(jì)數(shù)模塊就是完成對(duì)采樣信號(hào)的計(jì)數(shù)，并當(dāng)計(jì)數(shù)發(fā)生溢出時(shí)產(chǎn)生溢出信號(hào) FLOW_UP；顯示控制模塊要完成將計(jì)數(shù) 模山東建筑大學(xué)課程設(shè)計(jì)說(shuō)明書(shū) 3 塊輸入的信號(hào)進(jìn)行譯碼顯示。 本設(shè)計(jì)要求基準(zhǔn)時(shí)鐘的頻率為 1MHZ。這就是數(shù)字頻率計(jì)的基本原理。在給定的 1 秒時(shí)間內(nèi)對(duì)方波信號(hào)波形計(jì)數(shù)，并將所計(jì)數(shù)值顯示出來(lái)，就能讀取被測(cè)信號(hào)的頻率。頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高 的頻率源作為基準(zhǔn)時(shí)鐘，對(duì)比測(cè)量其他信號(hào)的頻率。 EDA 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。 EDA 的一個(gè)重要特征就是使用硬件描述語(yǔ)言（ HDL）來(lái)完成的設(shè)計(jì)文件，在電子設(shè)計(jì)領(lǐng)域受到了廣泛的接受。本設(shè)計(jì)以 QuartusⅡ 軟件為設(shè) 計(jì)平臺(tái)，采用 Verilog HDL 語(yǔ)言現(xiàn)數(shù)字頻率計(jì)的整體設(shè)計(jì)。山東建筑大學(xué)課程設(shè)計(jì)說(shuō)明書(shū) I 目 錄 摘 要 ............................................................................................................................... 1 一、簡(jiǎn)易數(shù)字頻率計(jì)設(shè)計(jì)原理 .......................................................................................... 2 基本原理 .......................................
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