eda課程設(shè)計--頻率計-文庫吧資料
2025-01-19 15:25本頁面
【正文】 isport(fb,clk,rst:in std_logic。use 。在實驗的進行中也出現(xiàn)了很多問題，比如說編譯出現(xiàn)了很多錯誤，經(jīng)過我仔細的排查和修改后，最終使得編譯完全正確了，這讓我有一點成就感，同時也使我對此充滿了興趣，做得就更加認真了，努力把很多沒弄懂的問題都想清楚了，做完本次設(shè)計實驗后真的收獲頗豐。實現(xiàn)的功能是：在測頻控制電路給的1HZ的測頻信號下，計數(shù)器對待測頻率的周期進行計數(shù)，再由鎖存器鎖存，最終通過外部的數(shù)碼管將待測頻率的頻率數(shù)值顯示出來。END behav。OUTY= CQI。使能端置0輸出為0 END IF。039。039。超出9時進位 END IF。COUT=39。039。039。 then 使能端為1，讓信號從09進行計數(shù) if CQI9 then CQI:= CQI+1。) then 在時鐘信號FX的上升沿 if ENA=39。EVENT and FX = 39。)。) then CQI:=(others =39。定義變量CQIbeginif (RST = 39。 輸出信號用于進位END ENTITY CNT10。 使能端 OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 清零端 FX：:IN STD_LOGIC。USE 。頂層文件的設(shè)計，結(jié)果如下圖所示 圖3LIBRARY IEEE。頂層文件程序中設(shè)置一系列的信號，將五個部分的程序輸入輸出信號相對應(yīng)的連接起來，并與整個系統(tǒng)的封裝引腳相對應(yīng)。將完成的4位計數(shù)器、測頻控制器以及4位鎖存器的設(shè)計打包成模塊以便設(shè)計頂層文件時調(diào)用。 END PROCESS。THEN DOUT = DIN 。EVENT AND LOAD=39。END REG4B。 DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 4位鎖存器USE 。（1）輸入完整的VHDL語言描述，具體描述如下。 CNT_EN = DIV2CLK。 END PROCESS。039。139。039。039。 END PROCESS。 THEN DIV2CLK = NOT DIV2CLK。EVENT AND CLKK = 39。ARCHITECTURE behav OF TESTCTL IS SIGNAL DIV2CLK : STD_LOGIC。 1Hz CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC)。USE 。LIBRARY IEEE。 圖2 四位計數(shù)器仿真波形分析：對照波形進行分析，結(jié)果正確說明設(shè)計無誤。 (2) 模塊圖形符號及邏輯功能描述如圖1所示。 進位輸出 COUT=CQI(0) AND CQI(1) AND CQI(2) AND CQI(3)。 OUTY = CQI 。 END IF。139。139。 ELSIF CLK39。139。ARCHITECTURE behav OF CNT4B IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0)。 COUT : OUT STD_LOGIC )。 ENA : IN STD_LOGIC。ENTITY CNT4B IS PORT (CLK : IN STD_LOGIC。USE 。（1）輸入完整的VHDL語言描述，具體描述如下。鎖存信號后，必須有一清零信號RST_CNT對計數(shù)器進行清零，為下一秒的技術(shù)操作做準備。在停止計數(shù)期間，首先需要一個鎖存信號LOAD的上升沿將計數(shù)器在前一秒鐘的計數(shù)值鎖進鎖存器REG4D中，并由外部的十進制7段譯碼器譯出，顯示計數(shù)值。 FTCTRL的計數(shù)使能信號CNT_EN能產(chǎn)生一個1S脈寬的周期信號，并對頻率計中的4位計數(shù)器couter4D的ENABL使能端進行同步
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