eda課程設計--頻率計(編輯修改稿)
2025-02-09 15:25 本頁面
【文章內容簡介】 :OUT STD_LOGIC)。 輸出信號用于進位END ENTITY CNT10。ARCHITECTURE behav OF CNT10 ISBEGINprocess(RST,ENA,FX)variable CQI :STD_LOGIC_VECTOR(3 downto 0)。定義變量CQIbeginif (RST = 39。139。) then CQI:=(others =39。039。)。 elsif(FX39。EVENT and FX = 39。139。) then 在時鐘信號FX的上升沿 if ENA=39。139。 then 使能端為1，讓信號從09進行計數(shù) if CQI9 then CQI:= CQI+1。 COUT=39。039。 elsif CQI=9 then CQI:=(others =39。039。)。COUT=39。139。超出9時進位 END IF。 ELSIF ENA=39。039。 THEN CQI:=(others =39。039。)。使能端置0輸出為0 END IF。end if。OUTY= CQI。end process。END behav。十進制加法計數(shù)器的仿真如下圖所示：總結與致謝 本實驗設計的是四位十進制頻率計，利用測頻控制電路、4位鎖存器、4位計數(shù)器和十進制的計數(shù)加法器幾個模塊完成了我所要的設計。實現(xiàn)的功能是：在測頻控制電路給的1HZ的測頻信號下，計數(shù)器對待測頻率的周期進行計數(shù)，再由鎖存器鎖存，最終通過外部的數(shù)碼管將待測頻率的頻率數(shù)值顯示出來。 通過本次設計實驗我也學到了很多東西，剛開始時不知道如何下手，通過翻書、上網(wǎng)查資料找到了一些相關知識才開始做實驗。在實驗的進行中也出現(xiàn)了很多問題，比如說編譯出現(xiàn)了很多錯誤，經(jīng)過我仔細的排查和修改后，最終使得編譯完全正確了，這讓我有一點成就感，同時也使我對此充滿了興趣，做得就更加認真了，努力把很多沒弄懂的問題都想清楚了，做完本次設計實驗后真的收獲頗豐。 在本次課程設計過程中，王濤老師、楊紅娟老師給與了我很大的幫助，在此表示由衷的感謝！ 參考文獻[1] 黃仁欣．EDA技術實用教程．北京：清華大學出版社，2006[2] 潘松，黃繼業(yè)．EDA技術與VHDL．北京：清華大學出版社，2009[3] 江國強編著．EDA技術與應用（第三版）．.北京：電子工業(yè)出版社，2010[4] 夏宇聞編著．Verilog HDL數(shù)字系統(tǒng)設計教程．.北京：北京航空航天大學出版社，2008[5] 周祖成，程曉軍，馬卓釗編著．數(shù)字電路與系統(tǒng)教學實驗教程．北京：科學出版社，2010[6] 周潤景，蘇良碧．基于Quartus II 的數(shù)字系統(tǒng)Verilog HDL設計實例詳解．北京：電子工業(yè)出版社，2010[7] (美國)Sanir Palnitkar 譯者：夏宇聞 胡燕祥 刁嵐松．Verilog HDL數(shù)字設計與綜合（第2版）．北京：電子工業(yè)出版社，2009[8] 云創(chuàng)工作室．Verilog HDL程序設計與實踐．北京：人民郵電出版社，2009[9] 劉福奇，劉波．Verilog HDL應用程序設計實例精講．北京：電子工業(yè)出版社，2009[10] 張延偉，楊金巖，葛愛學．verilog hdl程序設計實例詳解．北京：人民郵電出版社，2008附錄library ieee。use 。use 。entity plj isport(fb,clk,rst:in std_logic。 k1,k2,k3,k4:in std_logic。 g1,g2,g3,g4,g5:out std_logic。 d1,d2,d3,d4:out std_logic_vector(3 downto 0))。end plj。architecture bhv of plj issignal h0,h1,h2,h3:std_logic。signal s0,s1,s2:std_logic。signal p0:integer range 0
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