存儲(chǔ)器設(shè)計(jì)ppt課件-在線瀏覽
2025-06-20 22:10本頁(yè)面
【正文】 “ 1”時(shí) M1未開啟時(shí) Cs上存的電荷為 Qs1＝ CsVs1 BL被預(yù)充到 VR，其上的電荷為 QB1＝ CBLVR M1導(dǎo)通后， Cs與 CBL間電荷再分配，但總電荷不變 結(jié)果 BL上的電位為 VB1 11 B L R s sB B L sC V C VVCC???同理， Cs存“ 0”時(shí) BL上的電位 VB0 00B L R s sBB L sC V C VVCC???? ?1010s s sB B Bs B LC V VV V VCC?? ? ? ??讀出電路必須分辯的電位差 對(duì)于大容量 DRAM， CBL遠(yuǎn)大于 Cs，一般十幾倍，因此 DRAM的讀出信號(hào)?VB很微弱，需要使用靈敏放大器（ SA） 問題： 電荷再分配破壞了 Cs原先存的信息 讀出信號(hào)非常微弱 T1 ss B LCTCC? ?電荷傳輸效率 16 Department of Microelectronics, PKU， Xiaoyan Liu ITIC DRAM的設(shè)計(jì) 存儲(chǔ)單元設(shè)計(jì) 目標(biāo) 高密度，提高存儲(chǔ)容量，減小單元面積 提高性能，盡量增大 T，以降低讀出電路的要求 減小單元面積 減小 Cs，下限由讀出電路最小可分辯的電壓 Vsense決定 提高性能增大 T 減小 CBL，增加 Cs 例由 Vsense估算 Cs的下限 12sss e n s es B LCVVCC?? ?通常 Vsense為百毫伏 存儲(chǔ)電容 Cs＝ A（ COX＋ Cj） 不可能簡(jiǎn)單地通過增大面積 A提高性能，只能 改變 Cs結(jié)構(gòu)－ A 提高 Cox oOXCT???Cs結(jié)構(gòu)： 槽型 (Trench)結(jié)構(gòu) 疊層 (Stack)結(jié)構(gòu) 17 Department of Microelectronics, PKU， Xiaoyan Liu 槽型 (Trench)結(jié)構(gòu) 先做電容，后形成器件、電路 18 Department of Microelectronics, PKU， Xiaoyan Liu 先做器件，后形成電容，沒有 pn結(jié)電容 泄漏減少 疊層 (Stack)結(jié)構(gòu) 19 Department of Microelectronics, PKU， Xiaoyan Liu 20 Department of Microelectronics, PKU， Xiaoyan Liu 21 Department of Microelectronics, PKU， Xiaoyan Liu 靈敏再生放大器 sense amplifier 作用： 放大從單元讀出的微弱信號(hào) 讀出內(nèi)容寫回單元，恢復(fù)原先的存儲(chǔ)信號(hào) 讀出時(shí)： BL、！ BL被預(yù)充到 VR。 nMOS和 pMOS導(dǎo)通。 24 Department of Microelectronics, PKU， Xiaoyan Liu 虛單元設(shè)置方案 Dummy cell 半電荷法 BL都預(yù)充到 VDD，設(shè)計(jì)虛單元電容 CD＝ 1/2Cs,早期方案，存在非功耗、 Cs漏電、 MOS閾值引起的問題等 半電壓法 設(shè)計(jì)虛單元電容 CD和 Cs完全一樣， BL都預(yù)充到 VR，虛單元也預(yù)充到 VR 11B L R s sBB L sC V C VVCC???讀時(shí) 00B L R s sBB L sC V C VVCC???虛單元一側(cè)的位線電平始終為 VR 使 SA兩側(cè)的信號(hào)差相同則 ? ?102 ( )s s sBs B LC V VVCC????VR=1/2(Vs1+Vs0),若使 Vs Vs0分別為 VDD和 GND則 VR選為 1/2VDD 25 Department of Microelectronics, PKU， Xiaoyan Liu 位線的布置 SA的布置 開式位線 Open bitlines 折疊位線 Folded bitlines BL1 BL2 BL3 BL4 BL1 BL2 BL3 BL4 BL1 BL1 BL2 BL2 開式位線－每根字線只穿過SA的一側(cè)的位線，耦合噪聲影響大 折疊位線－每根字線穿過 SA的兩側(cè)的位線，使耦合噪聲成為共模信號(hào)，減少耦合噪聲影響 26 Department of Microelectronics, PKU， Xiaoyan Liu 總體結(jié)構(gòu) 行 Row（字線 WL）、列 column（位線 BL）的地址線公用，分時(shí)送入。速度較慢 同步模式 synchronous mode DRAM 的讀寫操作由時(shí)鐘控制，控制信號(hào)RAS、 CAS起觸發(fā)的作用。利用系統(tǒng)時(shí)鐘發(fā)送數(shù)據(jù) 同步模式 DDR Dual data ra
教學(xué)課件相關(guān)推薦
鄂ICP備17016276號(hào)-1