數(shù)字電路講義-第八章-在線瀏覽
2025-03-08 02:22本頁面
【正文】 模 M＝ 5； X＝ 1時， M＝ 7，且在狀態(tài)Q2Q1Q0＝ 111時，輸出 Z＝為 1，其余情況均為 0，此外，電路還具有異步置位輸入 SD。 有點復(fù)雜、成本高 PAL：可組合，也可時序。 部分 HDPLD產(chǎn)品的性能表 生產(chǎn)廠商 器件系列 結(jié)構(gòu)類型 連線類型 編程工藝 編程技術(shù) Altera APEX、 FLEX 查找表 確定型 SRAM ICR MAX7000、MAX9000 乘積項 確定型 E2PROM ISP MAX5000、Classic 乘積項 確定型 EPROM 編程器 Xilinx Virtex、Spartan XC4000、XC3000 查找表 統(tǒng)計型 SRAM ICR Lattice ispLSI 乘積項 確定型 E2PROM ISP Actel MX、 SX系列FPGA 查找表 統(tǒng)計型 反熔絲 編程器 傳輸時延可以預(yù)測 傳輸時延不固定，不能預(yù)測 邏輯塊 邏輯塊 邏輯塊 邏輯塊 可 編 程 互 連 I/O I/O 邏輯塊 邏輯塊 邏輯塊 邏輯塊 I/O I/O CPLD的一般結(jié)構(gòu) ?可編程邏輯塊 ： CPLD的主體部分 ?輸入 /輸出塊 ： 輸入、輸出 ?可編程互連資源 ：用于邏輯塊之間以及邏輯塊與 輸入 /輸出塊之間的連接 ■ 二、 Altera公司的 MAX7000系列 CPLD 編程工藝 ： E2PROM，可在系統(tǒng)編程 系列成員 ： MAX7000E、 MAX7000S、 MAX7000A 門數(shù) ： 600～ 5000個 宏單元數(shù) ： 32～ 256個 I/O引腳數(shù) ： 36～ 155個。每個 LAB由 16個宏單元組成 ， 輸入到每個 LAB的信號如下： ① 來自于 PIA的 36個通用邏輯輸入； ② 全局控制信號（時鐘信號、 清零信號）； ③ 從 I/O引腳到寄存器的直接輸入通道， 用于實現(xiàn)MAX7000A的最短建立時間。 2． 宏單元 Macrocell MAX7000A的宏單元 乘積項 選擇 矩陣 36 Signals from PIA 16個 共享擴展項 Clear Select Global Clear U CC Clock/Enable Select CLRN ENA PRN D Q to I/O Control Block to P IA 2 from I/O pin Fast Input Select Programmable Register Register Bypass LAB Local Array 并聯(lián)擴展項 (來自其它宏單元 ) Global Clocks 5個乘積項中，有 1個可以反饋回與陣列 (a) 共享擴展項 MAX7000A的擴展乘積項 宏單元乘 積項邏輯 乘積項選擇矩陣 來自 PIA的36個信號 16個可共享 擴展項 宏單元乘 積項邏輯 (b) 并聯(lián)擴展項 MAX7000A的擴展乘積項 Product Term Select Matrix Product Term Select Matrix Preset 來自上一個宏單元 Clock Clear Clock Clear 到下一個宏單元 宏單元乘 積項邏輯 宏單元乘 積項邏輯 Preset 來自 PIA的36個信號 16個可共享 擴展項 3． 輸入 /輸出控制塊 PIA U CC to Other I/O Pins GND from Macrocell OpenDrain Output SlewRate Control Fast Input to Macrocell Register to PIA OE Select Multiplexer 6 or 10 Global Output Enable Signals 編程單元作地址碼 to LAB PIA Signals … … … 4． MAX7000A的可編程互連陣列 PIA 編程單元控制與門 多數(shù) CPLD中的互連資源都有類似于 MAX7000A的 PIA結(jié)構(gòu)，這種連接線最大的特點是能夠提供具有固定時延的通路， 也就是說信號在芯片中的傳輸時延是固定的、可以預(yù)測的， 所以將這種連接線稱為確定型連接線。 圍繞該矩陣設(shè)有 I/O單元，邏輯單元之間以及邏輯單元與 I/O單元之間通過可編程連線進(jìn)行連接。而由于基本邏輯單元的排列方式與掩膜可編程的門陣列 GA類似，所以沿用了門陣列這個名稱。 連續(xù)布線 ( Altera 基于查找表（ LUT）的 FPGA ) LAB LE FPGA的結(jié)構(gòu)示意圖 開關(guān)矩陣 SM 可配置邏輯塊 CLB I/O塊 IOB 可編程連線 PI FPGA與 CPLD結(jié)構(gòu)特點 ? Altera的連續(xù)式快速通道互連 FastTrack? ? 采用分段式互連結(jié)構(gòu)的器件無法得到冗余帶來的好處 連續(xù)式互連 結(jié)構(gòu) 分段式互連 結(jié)構(gòu) ALTERA FLEX 系列結(jié)構(gòu)圖 . . . IOC IOC IOC IOC . . . . . . IOC . . . IOC IOC . . . IOC . . . IOC IOC 邏輯單元 . . . IOC IOC . . . IOC IOC IOC IOC . . . 快速通道互連 邏輯陣列塊 (LAB) IOC IOC . . . FLEX 10K系列 FPGA結(jié)構(gòu)圖 . . . IOC
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