數(shù)字電路講義-第八章-資料下載頁
2025-01-19 02:22本頁面
【正文】 LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE EAB EAB EAB EAB EAB EAB 的字長(zhǎng)是可配置的 256x8 512x4 1024x2 2048x1 256x8 256x8 512x4 512x4 256x16 512x8 FLEX 10K 系列的 EAB 輸出時(shí)鐘 D RAM/ROM 256x8 512x4 1024x2 2048x1 D D D 寫脈沖電路 輸出寬度8 , 4 , 2 , 1 數(shù)據(jù)寬度8 , 4 , 2 , 1 地址寬度 8,9,10,11 寫使能 輸入時(shí)鐘 EAB的使用 ? 存儲(chǔ)器功能 ? 用作同步或者異步 RAM ? 單端口或者雙端口 FIFO ? RAM 可用來實(shí)現(xiàn)動(dòng)態(tài)硬件重配置 ? 邏輯功能 ? 配置時(shí)， EAB是可以預(yù)裝的 ? 實(shí)現(xiàn)一個(gè)大的查找表，尤其適用于快速乘法器，狀態(tài)機(jī)和算術(shù)邏輯單元等 FPGAs ? Stratix II ? Stratix ? Cyclone ? Stratix GX ? APEX II ? APEX 20K ? Mercury ? FLEX 10K ? ACEX 1K ? FLEX 6000 CPLDs ? MAX II ? MAX3000A ? MAX7000 ? FPGA與 EPLD對(duì)比 ? CPLD高 ? CPLD靈活 ? FPGA大 ? CPLD比 FPGA方便 ? CPLD FPGA PLD的編程與測(cè)試 1． PLD ① ② PLD的開發(fā)軟件包、 專用的硬件描述語言； ③ PLD的編程器或編程電纜。 2． PLD的開發(fā)流程 不同的軟件包對(duì) PLD的開發(fā)流程不盡相同， 但大致上都可歸為三個(gè)過程。 設(shè)計(jì)輸入 設(shè)計(jì)處理 仿真 器件編程 器件測(cè)試 1） 設(shè)計(jì)輸入主要是指設(shè)計(jì)者以一定的方式對(duì)器件的邏輯功能進(jìn)行描述， 并形成符合開發(fā)軟件要求的設(shè)計(jì)源文件。目前多數(shù)的開發(fā)軟件都支持原理圖和硬件描述語言兩種描述方式。 2） 開發(fā)軟件可以自動(dòng)完成對(duì)設(shè)計(jì)源文件的處理， 包括綜合、 優(yōu)化、 布局、 布線等過程，最后生成可編程邏輯器件的編程文件。 設(shè)計(jì)者也可以通過在開發(fā)軟件中設(shè)置一些參數(shù)，對(duì)設(shè)計(jì)處理過程進(jìn)行控制； 在處理過程中，還可以用仿真工具對(duì)設(shè)計(jì)結(jié)果進(jìn)行驗(yàn)證， 如果不滿足設(shè)計(jì)要求，則需要修改設(shè)計(jì)。 3） 器件編程就是用編程軟件， 通過編程器或編程電纜將設(shè)計(jì)處理產(chǎn)生的編程數(shù)據(jù)下載到可編程邏輯器件中， 這樣可編程邏輯器件就具備了預(yù)定的邏輯功能。 4） 器件測(cè)試就是用實(shí)驗(yàn)的方法， 驗(yàn)證器件的實(shí)際性能。 ISP功能提高設(shè)計(jì)和應(yīng)用的靈活性 ? 減少對(duì)器件的觸摸和損傷 ? 不計(jì)較器件的封裝形式 ? 允許一般的存儲(chǔ) ? 樣機(jī)制造方便 ? 支持生產(chǎn)和測(cè)試流程中的修改 ? 允許現(xiàn)場(chǎng)硬件升級(jí) ? 迅速方便地提升功能 未編程前先焊接安裝 系統(tǒng)內(nèi)編程 ISP 在系統(tǒng)現(xiàn)場(chǎng)重編程修改 用 PC機(jī)對(duì) ISP器件進(jìn)行編程 ispDownload Cable other system Circuitry ISP Device 5 ispDOWNLOAD Software 并口 JTAG引腳說明 JTAG端口引腳 用于邊界掃描測(cè)試時(shí)的功能 用于編程時(shí)的功能 TDI 測(cè)試數(shù)據(jù)和測(cè)試命令串行輸入 編程數(shù)據(jù)和編程命令串行輸入 TDO 測(cè)試數(shù)據(jù)串行輸出 編程數(shù)據(jù)串行輸出 TMS 測(cè)試模式選擇 編程模式選擇 TCK 測(cè)試時(shí)鐘輸入 編程時(shí)鐘 TRST（可選） 測(cè)試復(fù)位信號(hào) —— 在 ISP編程期間，芯片的 I/O引腳呈高阻狀態(tài)， 從而使正在進(jìn)行編程的器件與周圍電路脫離。 當(dāng)然，也可將編程數(shù)據(jù)存放在非易失性存儲(chǔ)器中，用嵌入在電路中的微控制器實(shí)現(xiàn)對(duì)器件的在系統(tǒng)編程 。 ALTERA 的 ByteBlaster（ MV）下載接口 此接口既可作編 程下載口，也可作 JTAG接口 GW48CK系統(tǒng)使用專用 ASIC實(shí)現(xiàn)多供應(yīng)商器 件兼容的通用 FPGA/CPLD編程下載電路模塊 多個(gè) ISP器件的菊花鏈連接 ISP Device 1 TDO TDI TCLK TMS TRST ISP Device 2 ISP Device 3 在電路或在系統(tǒng)（ In System）可再配置有兩類配置方式： 主動(dòng)配置 方式和 被動(dòng)配置 方式。 ? 所謂 主動(dòng)配置方式 ，就是在電路上電后由可編程邏輯器件主導(dǎo)配置操作過程， 將存放在外部非易失性存儲(chǔ)器中的編程數(shù)據(jù)讀到可編程邏輯器件的 SRAM中； ? 被動(dòng)配置方式 則是在 PC機(jī)或微控制器的控制下將存放在外部非易失性存儲(chǔ)器中的編程數(shù)據(jù)寫到可編程邏輯器件的 SRAM中。 ?按編程數(shù)據(jù)的傳輸方式，又有同步與異步、串行與并行之分。 具有 ICR特性的可編程邏輯器件在配置過程中， I/O引腳呈高阻抗?fàn)顟B(tài)， 與外電路脫離。利用 ICR技術(shù)也可以一次對(duì)多個(gè)器件實(shí)現(xiàn)配置， 電路連接與具體的器件有關(guān) 。 本章內(nèi)容： 1. 了解 RAM、 ROM的基本概念、數(shù)據(jù)存儲(chǔ)原理 2. 掌握 RAM、 ROM的操作時(shí)序、擴(kuò)展、典型應(yīng)用 3. 理解可編程邏輯器件的原理 4. 理解 PLA、 PAL、 GAL的原理應(yīng)用 作業(yè)：
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