數(shù)字電路講義-第八章(編輯修改稿)
2025-02-15 02:22 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 第五節(jié) 可編程陣列邏輯 PAL （ PAL– Programmable Array Logic ） 特點(diǎn)： ● 與陣列可以編程； ● 或陣列以固定的 ● 有多種輸出結(jié)構(gòu)可供選擇 相同 不同 PLA 功能？ 極性 選擇 PAL的命名 PAL的基本輸出結(jié)構(gòu) PAL的基本輸出結(jié)構(gòu) 是否 取非 PAL的基本輸出結(jié)構(gòu) PAL的基本輸出結(jié)構(gòu) 同步 時(shí)鐘 PAL的基本輸出結(jié)構(gòu) 異步 時(shí)鐘 PAL的基本輸出結(jié)構(gòu) 組合 時(shí)序 用 PAL實(shí)現(xiàn)下電路 輸入變量矩陣 與 或 特點(diǎn)： PLA：只能組合，非常靈活。 有點(diǎn)復(fù)雜、成本高 PAL：可組合，也可時(shí)序。 不足：采用熔絲工藝，只能編程一次 第六節(jié) 通用陣列邏輯 GAL （ GAL– Generic Array Logic ） 一、 GAL的結(jié)構(gòu) GAL結(jié)構(gòu) PAL結(jié)構(gòu) GAL結(jié)構(gòu) 二、 OLMC的結(jié)構(gòu)和組態(tài) —Output Logic Macro Cell 乘積項(xiàng) 選擇 三態(tài)使能 選擇 反饋 選擇 輸出 選擇 極性 選擇 二、 OLMC的結(jié)構(gòu)和組態(tài) 二、 OLMC的結(jié)構(gòu)和組態(tài) 二、 OLMC的結(jié)構(gòu)和組態(tài) 二、 OLMC的結(jié)構(gòu)和組態(tài) 二、 OLMC的結(jié)構(gòu)和組態(tài) 二、 OLMC的結(jié)構(gòu)和組態(tài) 例：試用 GAL16V8構(gòu)成 6位通用移位寄存器 二、 OLMC的結(jié)構(gòu)和組態(tài) 二、 OLMC的結(jié)構(gòu)和組態(tài) 二、 OLMC的結(jié)構(gòu)和組態(tài) 第七節(jié) PLD的發(fā)展與編程 ■ 一、 第三代 PLD——HDPLD 家族成員 ： EPLD、 CPLD、 FPGA 種類 ： 單元型 HDPLD —— FPGA ，類似標(biāo)準(zhǔn)門陣列結(jié)構(gòu)； 陣列擴(kuò)展型 HDPLD——EPLD和 CPLD， 基于與 或陣列結(jié)構(gòu)（乘積項(xiàng)結(jié)構(gòu)） 典型產(chǎn)品 ： Xilinx公司的 FPGA器件 Altera公司的 CPLD器件。 部分 HDPLD產(chǎn)品的性能表 生產(chǎn)廠商 器件系列 結(jié)構(gòu)類型 連線類型 編程工藝 編程技術(shù) Altera APEX、 FLEX 查找表 確定型 SRAM ICR MAX7000、MAX9000 乘積項(xiàng) 確定型 E2PROM ISP MAX5000、Classic 乘積項(xiàng) 確定型 EPROM 編程器 Xilinx Virtex、Spartan XC4000、XC3000 查找表 統(tǒng)計(jì)型 SRAM ICR Lattice ispLSI 乘積項(xiàng) 確定型 E2PROM ISP Actel MX、 SX系列FPGA 查找表 統(tǒng)計(jì)型 反熔絲 編程器 傳輸時(shí)延可以預(yù)測(cè) 傳輸時(shí)延不固定，不能預(yù)測(cè) 邏輯塊 邏輯塊 邏輯塊 邏輯塊 可 編 程 互 連 I/O I/O 邏輯塊 邏輯塊 邏輯塊 邏輯塊 I/O I/O CPLD的一般結(jié)構(gòu) ?可編程邏輯塊 ： CPLD的主體部分 ?輸入 /輸出塊 ： 輸入、輸出 ?可編程互連資源 ：用于邏輯塊之間以及邏輯塊與 輸入 /輸出塊之間的連接 ■ 二、 Altera公司的 MAX7000系列 CPLD 編程工藝 ： E2PROM，可在系統(tǒng)編程 系列成員 ： MAX7000E、 MAX7000S、 MAX7000A 門數(shù) ： 600～ 5000個(gè) 宏單元數(shù) ： 32～ 256個(gè) I/O引腳數(shù) ： 36～ 155個(gè)。 ALTERA MAX 7000S 系列的特點(diǎn) ? MAX 7000S 支持系統(tǒng)級(jí)集成 ? 用于產(chǎn)品制造的系統(tǒng)內(nèi)可編程特性（ ISP） ? 用于產(chǎn)品測(cè)試的邊緣掃描測(cè)試標(biāo)準(zhǔn)（ JTAG） ? 相同器件系列的引腳縱向兼容 ? 引腳和結(jié)構(gòu)與最初的 MAX 7000系列兼容 ? 所有 MAX 7000S 器件的增強(qiáng)功能 ? 6 個(gè)輸出使能 ? 2 個(gè)全局時(shí)鐘 ? 可選的集電極開路輸出 ? 轉(zhuǎn)換速度控制 MAX7000A的電路結(jié)構(gòu)圖 INPUT/GCLK1 INPUT/OE2/GCLK2 INPUT/OE1 INPUT/GCLR n PIA 6 or 10 Output Enables LAB C Macrocells 33 to 48 36 I/O Control Block 36 16 6 3 to 16 I/O LAB A 3 to 16 16 6 Macrocells 1 to 16 I/O Control Block 3 to 16 I/O 3 to 16 3 to 16 3 to 16 3 to 16 3 to 16 LAB D 36 I/O Control Block 36 16 6 3 to 16 I/O LAB B 3 to 16 16 6 Macrocells 17 to 32 I/O Control Block 3 to 16 I/O 3 to 16 3 to 16 3 to 16 3 to 16 3 to 16 Macrocells 49 to 64 6 or 10 Output Enables 邏輯陣列塊 LAB （ Logic Array Block） I/O控制塊 可編程互連陣列 PIA （ Programmable Interconnect Array） 專用輸入 MAX7000S 系列的內(nèi)部互連結(jié)構(gòu) 邏輯陣列塊 可編程連線陣列 1． 邏輯陣列塊 LAB MAX
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