數(shù)字電路講義-第八章(參考版)
2025-01-22 02:22本頁面
【正文】 本章內容： 1. 了解 RAM、 ROM的基本概念、數(shù)據(jù)存儲原理 2. 掌握 RAM、 ROM的操作時序、擴展、典型應用 3. 理解可編程邏輯器件的原理 4. 理解 PLA、 PAL、 GAL的原理應用 作業(yè)： 。 具有 ICR特性的可編程邏輯器件在配置過程中， I/O引腳呈高阻抗狀態(tài)， 與外電路脫離。 ? 所謂 主動配置方式 ，就是在電路上電后由可編程邏輯器件主導配置操作過程， 將存放在外部非易失性存儲器中的編程數(shù)據(jù)讀到可編程邏輯器件的 SRAM中； ? 被動配置方式 則是在 PC機或微控制器的控制下將存放在外部非易失性存儲器中的編程數(shù)據(jù)寫到可編程邏輯器件的 SRAM中。 當然，也可將編程數(shù)據(jù)存放在非易失性存儲器中，用嵌入在電路中的微控制器實現(xiàn)對器件的在系統(tǒng)編程 。 4） 器件測試就是用實驗的方法， 驗證器件的實際性能。 設計者也可以通過在開發(fā)軟件中設置一些參數(shù)，對設計處理過程進行控制； 在處理過程中，還可以用仿真工具對設計結果進行驗證， 如果不滿足設計要求，則需要修改設計。目前多數(shù)的開發(fā)軟件都支持原理圖和硬件描述語言兩種描述方式。 2． PLD的開發(fā)流程 不同的軟件包對 PLD的開發(fā)流程不盡相同， 但大致上都可歸為三個過程。 多數(shù) FPGA采用 SRAM編程工藝， 也有少數(shù)的 FPGA采用反熔絲編程工藝。因此， FPGA被稱為單元型 HDPLD。 看例子： tu635 ■ 三、 現(xiàn)場可編程門陣列 FPGA 現(xiàn)場可編程門陣列 FPGA是由多個可編程的基本邏輯單元組成的一個二維矩陣。 LAB的輸出信號可以同時饋入PIA和 I/O控制塊。 ALTERA MAX 7000S 系列的特點 ? MAX 7000S 支持系統(tǒng)級集成 ? 用于產(chǎn)品制造的系統(tǒng)內可編程特性（ ISP） ? 用于產(chǎn)品測試的邊緣掃描測試標準（ JTAG） ? 相同器件系列的引腳縱向兼容 ? 引腳和結構與最初的 MAX 7000系列兼容 ? 所有 MAX 7000S 器件的增強功能 ? 6 個輸出使能 ? 2 個全局時鐘 ? 可選的集電極開路輸出 ? 轉換速度控制 MAX7000A的電路結構圖 INPUT/GCLK1 INPUT/OE2/GCLK2 INPUT/OE1 INPUT/GCLR n PIA 6 or 10 Output Enables LAB C Macrocells 33 to 48 36 I/O Control Block 36 16 6 3 to 16 I/O LAB A 3 to 16 16 6 Macrocells 1 to 16 I/O Control Block 3 to 16 I/O 3 to 16 3 to 16 3 to 16 3 to 16 3 to 16 LAB D 36 I/O Control Block 36 16 6 3 to 16 I/O LAB B 3 to 16 16 6 Macrocells 17 to 32 I/O Control Block 3 to 16 I/O 3 to 16 3 to 16 3 to 16 3 to 16 3 to 16 Macrocells 49 to 64 6 or 10 Output Enables 邏輯陣列塊 LAB （ Logic Array Block） I/O控制塊 可編程互連陣列 PIA （ Programmable Interconnect Array） 專用輸入 MAX7000S 系列的內部互連結構 邏輯陣列塊 可編程連線陣列 1． 邏輯陣列塊 LAB MAX7000A的主體是通過可編程互連陣列 PIA連接在一起的、 高性能的、 靈活的邏輯陣列塊。 不足：采用熔絲工藝，只能編程一次 第六節(jié) 通用陣列邏輯 GAL （ GAL– Generic Array Logic ） 一、 GAL的結構 GAL結構 PAL結構 GAL結構 二、 OLMC的結構和組態(tài) —Output Logic Macro Cell 乘積項 選擇 三態(tài)使能 選擇 反饋 選擇 輸出 選擇 極性 選擇 二、 OLMC的結構和組態(tài) 二、 OLMC的結構和組態(tài) 二、 OLMC的結構和組態(tài) 二、 OLMC的結構和組態(tài) 二、 OLMC的結構和組態(tài) 二、 OLMC的結構和組態(tài) 例：試用 GAL16V8構成 6位通用移位寄存器 二、 OLMC的結構和組態(tài) 二、 OLMC的結構和組態(tài) 二、 OLMC的結構和組態(tài) 第七節(jié) PLD的發(fā)展與編程 ■ 一、 第三代 PLD——HDPLD 家族成員 ： EPLD、 CPLD、 FPGA 種類 ： 單元型 HDPLD —— FPGA ，類似標準門陣列結構； 陣列擴展型 HDPLD——EPLD和 CPLD， 基于與 或陣列結構（乘積項結構） 典型產(chǎn)品 ： Xilinx公司的 FPGA器件 Altera公司的 CPLD器件。 解：首先列功能表進行計數(shù)器設計 選用 D觸發(fā)器 三、 PLA的擴展 輸出擴展 三、 PLA的擴展 乘積項擴展 內部編程 反碼輸出 線與 三、 PLA的擴展 輸入擴展 線或 I16 I31 三、 PLA的擴展 輸入擴展 乘積項擴展 輸出擴展 三、 PLA的擴展 特點：與、或都可編程； 不足： 有點復雜、成本高 有解決辦法嗎 ？ 第五節(jié) 可編程陣列邏輯 PAL （ PAL– Programma
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