數(shù)字電路講義第八章(參考版)
2025-05-03 02:53本頁(yè)面
【正文】 本章內(nèi)容： 1. 了解 RAM、 ROM的基本概念、數(shù)據(jù)存儲(chǔ)原理 2. 掌握 RAM、 ROM的操作時(shí)序、擴(kuò)展、典型應(yīng)用 3. 理解可編程邏輯器件的原理 4. 理解 PLA、 PAL、 GAL的原理應(yīng)用 作業(yè)： 。 具有 ICR特性的可編程邏輯器件在配置過(guò)程中， I/O引腳呈高阻抗?fàn)顟B(tài)， 與外電路脫離。 ? 所謂 主動(dòng)配置方式 ，就是在電路上電后由可編程邏輯器件主導(dǎo)配置操作過(guò)程， 將存放在外部非易失性存儲(chǔ)器中的編程數(shù)據(jù)讀到可編程邏輯器件的 SRAM中； ? 被動(dòng)配置方式 則是在 PC機(jī)或微控制器的控制下將存放在外部非易失性存儲(chǔ)器中的編程數(shù)據(jù)寫到可編程邏輯器件的 SRAM中。 當(dāng)然，也可將編程數(shù)據(jù)存放在非易失性存儲(chǔ)器中，用嵌入在電路中的微控制器實(shí)現(xiàn)對(duì)器件的在系統(tǒng)編程 。 4） 器件測(cè)試就是用實(shí)驗(yàn)的方法， 驗(yàn)證器件的實(shí)際性能。 設(shè)計(jì)者也可以通過(guò)在開(kāi)發(fā)軟件中設(shè)置一些參數(shù)，對(duì)設(shè)計(jì)處理過(guò)程進(jìn)行控制； 在處理過(guò)程中，還可以用仿真工具對(duì)設(shè)計(jì)結(jié)果進(jìn)行驗(yàn)證， 如果不滿足設(shè)計(jì)要求，則需要修改設(shè)計(jì)。目前多數(shù)的開(kāi)發(fā)軟件都支持原理圖和硬件描述語(yǔ)言兩種描述方式。 2． PLD的開(kāi)發(fā)流程 不同的軟件包對(duì) PLD的開(kāi)發(fā)流程不盡相同， 但大致上都可歸為三個(gè)過(guò)程。 多數(shù) FPGA采用 SRAM編程工藝， 也有少數(shù)的 FPGA采用反熔絲編程工藝。因此， FPGA被稱為單元型 HDPLD。 看例子： tu635 ■ 三、 現(xiàn)場(chǎng)可編程門陣列 FPGA 現(xiàn)場(chǎng)可編程門陣列 FPGA是由多個(gè)可編程的基本邏輯單元組成的一個(gè)二維矩陣。 LAB的輸出信號(hào)可以同時(shí)饋入PIA和 I/O控制塊。 ALTERA MAX 7000S 系列的特點(diǎn) ? MAX 7000S 支持系統(tǒng)級(jí)集成 ? 用于產(chǎn)品制造的系統(tǒng)內(nèi)可編程特性（ ISP） ? 用于產(chǎn)品測(cè)試的邊緣掃描測(cè)試標(biāo)準(zhǔn)（ JTAG） ? 相同器件系列的引腳縱向兼容 ? 引腳和結(jié)構(gòu)與最初的 MAX 7000系列兼容 ? 所有 MAX 7000S 器件的增強(qiáng)功能 ? 6 個(gè)輸出使能 ? 2 個(gè)全局時(shí)鐘 ? 可選的集電極開(kāi)路輸出 ? 轉(zhuǎn)換速度控制 MAX7000A的電路結(jié)構(gòu)圖 INPUT/GCLK1 INPUT/OE2/GCLK2 INPUT/OE1 INPUT/GCLR n PIA 6 or 10 Output Enables LAB C Macrocells 33 to 48 36 I/O Control Block 36 16 6 3 to 16 I/O LAB A 3 to 16 16 6 Macrocells 1 to 16 I/O Control Block 3 to 16 I/O 3 to 16 3 to 16 3 to 16 3 to 16 3 to 16 LAB D 36 I/O Control Block 36 16 6 3 to 16 I/O LAB B 3 to 16 16 6 Macrocells 17 to 32 I/O Control Block 3 to 16 I/O 3 to 16 3 to 16 3 to 16 3 to 16 3 to 16 Macrocells 49 to 64 6 or 10 Output Enables 邏輯陣列塊 LAB （ Logic Array Block） I/O控制塊 可編程互連陣列 PIA （ Programmable Interconnect Array） 專用輸入 MAX7000S 系列的內(nèi)部互連結(jié)構(gòu) 邏輯陣列塊 可編程連線陣列 1． 邏輯陣列塊 LAB MAX7000A的主體是通過(guò)可編程互連陣列 PIA連接在一起的、 高性能的、 靈活的邏輯陣列塊。 不足：采用熔絲工藝，只能編程一次 第六節(jié) 通用陣列邏輯 GAL （ GAL– Generic Array Logic ） 一、 GAL的結(jié)構(gòu) GAL結(jié)構(gòu) PAL結(jié)構(gòu) GAL結(jié)構(gòu) 二、 OLMC的結(jié)構(gòu)和組態(tài) —Output Logic Macro Cell 乘積項(xiàng) 選擇 三態(tài)使能 選擇 反饋 選擇 輸出 選擇 二、 OLMC的結(jié)構(gòu)和組態(tài) 二、 OLMC的結(jié)構(gòu)和組態(tài) 二、 OLMC的結(jié)構(gòu)和組態(tài) 二、 OLMC的結(jié)構(gòu)和組態(tài) 二、 OLMC的結(jié)構(gòu)和組態(tài) 二、 OLMC的結(jié)構(gòu)和組態(tài) 例：試用 GAL16V8構(gòu)成 6位通用移位寄存器 二、 OLMC的結(jié)構(gòu)和組態(tài) 二、 OLMC的結(jié)構(gòu)和組態(tài) 二、 OLMC的結(jié)構(gòu)和組態(tài) 第七節(jié) PLD的發(fā)展與編程 ■ 一、 第三代 PLD——HDPLD 家族成員 ： EPLD、 CPLD、 FPGA 種類 ： 單元型 HDPLD —— FPGA ，類似標(biāo)準(zhǔn)門陣列結(jié)構(gòu)； 陣列擴(kuò)展型 HDPLD——EPLD和 CPLD， 基于與 或陣列結(jié)構(gòu)（乘積項(xiàng)結(jié)構(gòu)） 典型產(chǎn)品 ： Xilinx公司的 FPGA器件 Altera公司的 CPLD器件。 解：首先列功能表進(jìn)行計(jì)數(shù)器設(shè)計(jì) 選用 D觸發(fā)器 三、 PLA的擴(kuò)展 輸出擴(kuò)展 三、 PLA的擴(kuò)展 乘積項(xiàng)擴(kuò)展 內(nèi)部編程 反碼輸出 三、 PLA的擴(kuò)展 輸入擴(kuò)展 三、 PLA的擴(kuò)展 輸入擴(kuò)展 乘積項(xiàng)擴(kuò)展 輸出擴(kuò)展 三、 PLA的擴(kuò)展 特點(diǎn)：與、或都可編程； 不足： 有點(diǎn)復(fù)雜、成本高 有解決辦法嗎 ？ 第五節(jié) 可編程陣列邏輯 PAL （ PAL– Programmable Array Logic ） 特點(diǎn)： ● 與陣列可以編程； ● 或陣列以固定的 ● 有多種輸出結(jié)構(gòu)可供選擇 相同 不同 功能？ 極性 選擇 PAL的命名 PAL的基本輸出結(jié)構(gòu) PAL的基
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